KR100897251B1 - Semiconductor memory device and control circuit for internal source voltage used therefor - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 동작 모드의 변동에 따라 공급되는 내부 전압의 레벨을 제어하기 위한 반도체 메모리 장치 및 그에 이용되는 내부 전압 공급 회로에 관하여 개시한다. 개시된 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 외부 전압을 동작 모드에 따라 조절하여 가변하는 내부 전압을 공급하는 내부 전압 공급부; 상기 내부 전압에 의해 구동되며, 상기 동작 모드에 상응하여 컬럼 어드레스를 디코딩하여 컬럼 선택 신호를 출력하는 컬럼 어드레스 디코더부; 및 상기 컬럼 선택 신호에 응답하여 데이터를 인터페이스하는 뱅크부;를 포함하여 내부 전압 강하를 방지함으로써 동작의 신뢰성을 개선하는 효과가 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for controlling a level of an internal voltage supplied according to a change in an operation mode, and an internal voltage supply circuit used therein. The disclosed semiconductor memory device includes an internal voltage supply unit supplying a variable internal voltage by adjusting an external voltage applied from the outside according to an operation mode; A column address decoder that is driven by the internal voltage and outputs a column select signal by decoding a column address corresponding to the operation mode; And a bank unit for interfacing data in response to the column selection signal, thereby improving reliability of an operation by preventing an internal voltage drop.

Description

반도체 메모리 장치 및 그에 이용되는 내부 전압 공급 회로{Semiconductor Memory Device and Control Circuit for Internal Source Voltage used therefor}Semiconductor memory device and control circuit for internal source voltage used therefor

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 동작 모드의 변동에 따라 공급되는 내부 전압의 레벨을 제어하기 위한 반도체 메모리 장치 및 그에 이용되는 내부 전압 공급 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for controlling a level of an internal voltage supplied according to a change in an operation mode, and an internal voltage supply circuit used therein.

일반적으로, 반도체 메모리 장치의 내부 전압 공급 회로는 외부 전압을 공급받아 다양한 레벨의 내부 전압을 생성하여 반도체 메모리 장치에 내장된 다양한 종류의 소자들에 전력을 제공한다.In general, an internal voltage supply circuit of a semiconductor memory device receives an external voltage to generate various levels of internal voltages to provide power to various types of devices embedded in the semiconductor memory device.

내부 전압 공급 회로는 외부 전압을 각 기능과 목적에 따라 레벨을 제어하여 내부 전압을 생성함으로써, 반도체 메모리 장치의 전력을 효율적으로 소비시키며 성능을 향상시키는 역할을 한다.The internal voltage supply circuit generates an internal voltage by controlling an external voltage level according to each function and purpose, thereby efficiently consuming power and improving performance of the semiconductor memory device.

반도체 메모리 장치의 최근 추세가 저전압, 저소비 전력화되어 감에 따라 내부 전압을 공급하는 회로의 중요성이 커지고 있다.As recent trends of semiconductor memory devices become low voltage and low power consumption, the importance of circuits for supplying internal voltages is increasing.

종래의 내부 전압을 공급하는 회로는 외부 전압이 공급되면, 상기 외부 전압을 내부 전압으로 생성하고, 상기 내부 전압을 일정 소자들에 제공한다. The conventional circuit for supplying an internal voltage generates an external voltage as an internal voltage when the external voltage is supplied, and provides the internal voltage to certain devices.

상술한 바와 같이 발생되는 내부 전압은 일예로써, 컬럼 어드레스를 디코딩하여 컬럼 선택 신호를 출력하는 컬럼 어드레스 디코더(Column Address Decoder)에 제공될 수 있다.The internal voltage generated as described above may be provided to, for example, a column address decoder that decodes the column address and outputs a column select signal.

컬럼 어드레스 디코더의 동작 모드는 리드/라이트 정상 동작 모드 및 리드/라이트 테스트 모드로 나눌 수 있다.The operation mode of the column address decoder may be divided into a read / write normal operation mode and a read / write test mode.

컬럼 어드레스 디코더는 리드/라이트 정상 동작 모드시, 컬럼 선택 신호는 해당 로컬 입출력 라인(Local Input/output Line)에 실려있는 데이터를 비트 라인(Bit Line)으로 전달하기 위하여 선택된 하나의 뱅크(BANK)만 액티브시키면 된다. In the read / write normal operation mode, the column address decoder uses only one bank selected to transfer data contained in a corresponding local input / output line to a bit line. You just need to be active.

컬럼 어드레스 디코더의 리드/라이트 정상 동작 모드를 위해, 외부로부터 인가된 외부 전압을 소정의 전압만큼 강하시켜 내부 전압으로 생성하여, 컬럼 어드레스 디코더를 구동시키는 전압으로써 내부 전압을 공급한다.For the read / write normal operation mode of the column address decoder, an external voltage applied from the outside is dropped by a predetermined voltage to generate an internal voltage, and the internal voltage is supplied as a voltage for driving the column address decoder.

예를 들어, 내부 전압은 외부 전압을 NMOS 트랜지스터의 입력으로 하여 NM0S의 문턱 전압만큼 강하된 것이 제공될 수 있다.For example, the internal voltage may be provided to drop by the threshold voltage of NM0S by using an external voltage as an input of the NMOS transistor.

그러나, 컬럼 어드레스 디코더는 테스트 모드시, 특히, 테스트 시간을 줄이기 위하여 셀 어레이(cell array)를 구성하는 모든 뱅크를 한번에 액티브시키기 위한 뱅크 컴프레스 테스트 모드(bank compress test mode)와 같은 특정 상황 하에서, 뱅크들의 압축의 정도에 따라 리드/라이트 정상 동작 모드에 비하여 더 많은 전원이 필요하게 된다.However, the column address decoder may be used in a test mode, particularly under certain circumstances such as a bank compress test mode for activating all the banks constituting the cell array at one time to reduce the test time. Depending on the degree of compression of the banks, more power is required than in the read / write normal operating mode.

정상 동작 모드와 같은 레벨의 내부 전압 즉, 외부 전압을 소정의 전압만큼 하강시킨 일정의 내부 전압을 제공하면, 정상 동작 모드에 비하여 훨씬 높은 구동 전압을 필요로 하는 뱅크 컴프레스 테스트 모드시에는 내부 전압의 하강(drop)이 발생될 우려가 있다.By providing an internal voltage at the same level as the normal operation mode, that is, a constant internal voltage lowering the external voltage by a predetermined voltage, the internal voltage in the bank compression test mode requiring a much higher driving voltage than the normal operation mode. There is a risk of drop.

만약, 뱅크 컴프레스 테스트 모드시, 내부 전압의 하강이 발생할 경우 컬럼 선택 신호의 마진(margin)을 충분히 확보할 수 없게 된다. If the internal voltage drops in the bank compression test mode, the margin of the column selection signal may not be sufficiently secured.

본 발명은 반도체 메모리 장치의 내부 소자에 내부 전압을 공급하는 과정에서 동작 모드의 변동에 따라 내부 전압의 레벨을 제어하는 반도체 메모리 장치 및 그에 이용되는 내부 전압 공급 회로를 제공한다. The present invention provides a semiconductor memory device for controlling the level of the internal voltage in accordance with the change of the operation mode in the process of supplying the internal voltage to the internal element of the semiconductor memory device, and the internal voltage supply circuit used therein.

본 발명에 따른 반도체 메모리 장치는 외부로부터 인가되는 외부 전압을 동작 모드에 따라 조절하여 가변하는 내부 전압을 공급하는 내부 전압 공급부; 상기 내부 전압에 의해 구동되며, 상기 동작 모드에 상응하여 컬럼 어드레스를 디코딩하여 컬럼 선택 신호를 출력하는 컬럼 어드레스 디코더부; 및 상기 컬럼 선택 신호에 응답하여 데이터를 인터페이스하는 뱅크부;를 포함한다.
상기 내부 전압 공급부는 상기 외부 전압을 하강시켜 상기 외부 전압의 레벨보다 낮은 레벨의 제 1 내부 전압을 생성하는 제 1 제어부; 및 상기 외부 전압을 패스하여 상기 외부 전압의 레벨과 동일한 레벨의 제 2 내부 전압을 생성하는 제 2 제어부;를 포함하고, 상기 동작 모드에 대한 정보를 갖는 제어 신호에 의해 상기 제 1 제어부 또는 상기 제 2 제어부 중 어느 하나가 선택적으로 구동됨을 특징으로 한다.
바람직하게는, 상기 제어 신호는 외부로부터 인가되는 뱅크 컴프레스 테스트 모드 신호이다.
상기 제 1 제어부는 상기 외부 전압을 공급하는 전원단에 드레인이 연결되고 출력단에 소스가 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 1 내부 전압을 출력하는 NMOS 트랜지스터를 포함하여 구성될 수 있다.
상기 제 2 제어부는 상기 외부 전압을 공급하는 전원단에 소스가 연결되고 출력단에 드레인이 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 2 내부 전압을 출력하는 PMOS 트랜지스터를 포함하여 구성될 수 있다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 공급 회로는 동작 모드에 따른 제어 신호를 생성하는 제어 신호 발생부; 및 상기 제어 신호에 대응하여 외부에서 인가된 외부 전압의 레벨을 가변하여 컬럼 어드레스 디코더용 내부 전압으로 제공하는 내부 전압 제어부;를 포함함을 특징으로 한다.
상기 내부 전압 제어부는 상기 외부 전압의 레벨을 변환하여 상기 외부 전압보다 낮은 레벨의 제 1 내부 전압을 공급하는 제 1 제어부; 및 상기 외부 전압의 레벨을 패스하여 상기 외부 전압의 레벨을 갖는 제 2 내부 전압을 공급하는 제 2 제어부;를 포함하며, 상기 제어 신호에 의해 상기 제 1 제어부 또는 상기 제 2 제어부 중 어느 하나가 선택적으로 구동됨을 특징으로 한다.
상기 제어 신호 발생부는 외부로부터 인가된 뱅크 컴프레스 테스트 모드 신호를 인버팅하여 정상 동작 모드와 뱅크 컴프레스 테스트 모드를 구분하는 상기 제어 신호를 출력하는 인버터를 포함하여 구성될 수 있다.
상기 제 1 제어부는 상기 외부 전압을 공급하는 전원단에 드레인이 연결되고 출력단에 소스가 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 1 내부 전압을 출력하는 NMOS 트랜지스터를 포함하여 구성될 수 있다.
상기 제 2 제어부는 상기 외부 전압을 공급하는 전원단에 소스가 연결되고 출력단에 드레인이 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 2 내부 전압을 출력하는 PMOS 트랜지스터를 포함하여 구성될 수 있다. In accordance with another aspect of the present invention, a semiconductor memory device may include an internal voltage supply unit configured to supply an internal voltage that is variable by adjusting an external voltage applied from an external device according to an operation mode; A column address decoder that is driven by the internal voltage and outputs a column select signal by decoding a column address corresponding to the operation mode; And a bank unit for interfacing data in response to the column selection signal.
The internal voltage supply unit may include a first controller configured to generate a first internal voltage having a level lower than that of the external voltage by lowering the external voltage; And a second controller configured to pass the external voltage to generate a second internal voltage having a level equal to that of the external voltage, wherein the first controller or the first controller is controlled by a control signal having information on the operation mode. Any one of the two controllers is selectively driven.
Preferably, the control signal is a bank compression test mode signal applied from the outside.
The first controller includes an NMOS transistor having a drain connected to a power supply terminal for supplying the external voltage, a source connected to an output terminal, and driven by the control signal applied to a gate to output the first internal voltage to the output terminal. Can be configured.
The second controller includes a PMOS transistor connected to a power supply terminal for supplying the external voltage, a drain connected to an output terminal, and driven by the control signal applied to a gate to output the second internal voltage to the output terminal. Can be configured.
An internal voltage supply circuit of a semiconductor memory device according to the present invention includes a control signal generator for generating a control signal according to an operation mode; And an internal voltage controller configured to vary a level of an external voltage applied from the outside in response to the control signal and provide the internal voltage for the column address decoder.
The internal voltage controller may include a first controller configured to convert a level of the external voltage to supply a first internal voltage having a level lower than the external voltage; And a second controller configured to pass a level of the external voltage to supply a second internal voltage having the level of the external voltage, wherein either the first controller or the second controller is selectively selected by the control signal. It is characterized in that driven by.
The control signal generator may include an inverter outputting the control signal for distinguishing between the normal operation mode and the bank compression test mode by inverting the bank compression test mode signal applied from the outside.
The first controller includes an NMOS transistor having a drain connected to a power supply terminal for supplying the external voltage, a source connected to an output terminal, and driven by the control signal applied to a gate to output the first internal voltage to the output terminal. Can be configured.
The second controller includes a PMOS transistor connected to a power supply terminal for supplying the external voltage, a drain connected to an output terminal, and driven by the control signal applied to a gate to output the second internal voltage to the output terminal. Can be configured.

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본 발명은 내부 전압을 공급하는 과정에서 동작 모드의 변동에 따라 내부 전압의 레벨을 제어함으로써, 컬럼 선택 신호의 마진을 충분히 확보할 수 있고, 모드별 동작의 신뢰성을 보장할 수 있다.In the present invention, by controlling the level of the internal voltage in accordance with the change of the operation mode in the process of supplying the internal voltage, it is possible to sufficiently secure the margin of the column selection signal, it is possible to ensure the reliability of the operation by mode.

본 발명에 따른 반도체 메모리 장치 및 그에 이용되는 내부 전압 공급 회로는 특정 모드 즉, 높은 구동 전압을 필요로 하는 모드에 대응하여 정상 동작 모드보다 높은 전압을 제공하는 구성을 제시한다.The semiconductor memory device and the internal voltage supply circuit used therein provide a configuration that provides a higher voltage than the normal operation mode in response to a specific mode, that is, a mode requiring a high driving voltage.

구체적으로, 본 발명은 반도체 메모리 장치의 동작 모드를 일반적인 리드/라이트 정상 동작 모드 및 선택된 셀 어레이의 모든 뱅크를 한번에 테스트하는 뱅크 컴프레스 테스트 모드로 구분함으로써, 서로 다른 레벨의 내부 전압을 컬럼 어드레스 디코더에 공급한다.Specifically, the present invention divides the operation mode of the semiconductor memory device into a normal read / write normal operation mode and a bank compression test mode in which all banks of the selected cell array are tested at one time, thereby differentiating internal voltages of different levels of the column address decoder. To feed.

도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치의 내부 전압 제어 회로는 외부에서 인가된 외부 전압(VDD)을 반도체 메모리 장치의 동작 모드에 따라 다른 레벨을 갖는 내부 전압을 생성하는 내부 전압 공급부(110)를 구비한다.Referring to FIG. 1, an internal voltage control circuit of a semiconductor memory device according to the present invention may include an internal voltage supply unit configured to generate an internal voltage having a different level from an external voltage VDD applied from an external device according to an operation mode of the semiconductor memory device. 110).

내부 전압 공급부(110)는 반도체 메모리 장치의 리드/라이트 정상 동작 모드및 뱅크 컴프레스 테스트 모드 별로 외부에서 인가된 외부 전압의 레벨을 제어함으로써, 동작 모드 별로 레벨이 다른 제 1 내부 전압(Vint1) 및 제 2 내부 전압(Vint2)을 컬럼 어드레스 디코더(130)에 제공한다.The internal voltage supply unit 110 controls the level of the external voltage applied from the outside in each of the read / write normal operation mode and the bank compression test mode of the semiconductor memory device, thereby providing a first internal voltage Vint1 having a different level for each operation mode, and The second internal voltage Vint2 is provided to the column address decoder 130.

이하 설명에서는, 반도체 메모리 장치가 정상 동작 모드일 경우에 내부 전압 공급부(110)로부터 공급되는 제 1 내부 전압(Vint1)보다 뱅크 컴프레스 테스트 동작 모드일 경우에 공급되는 제 2 내부 전압(Vint2) 레벨을 높다고 가정한다. In the following description, the second internal voltage Vint2 level supplied when the semiconductor memory device is in the bank compression test operation mode than the first internal voltage Vint1 supplied from the internal voltage supply unit 110 in the normal operation mode. Assume that is high.

자세하게는, 내부 전원 공급부(110)는 뱅크 컴프레스 테스트 동작 모드 신호(TMSC)를 입력으로 하며, 반도체 메모리 장치가 리드/라이트 정상 동작 모드일 경우에는 제 1 내부 전원(Vint1)을 생성하고, 뱅크 컴프레스 테스트 동작 모드일 경우에는 제 2 내부 전원(Vint2)을 생성하여, 제 1 내부 전원(Vint1) 또는 제 2 내부 전원(Vint2)을 선택적으로 컬럼 어드레스 디코더(130)의 구동 전원으로 공급한다. In detail, the internal power supply unit 110 receives the bank compression test operation mode signal TMSC and generates a first internal power supply Vint1 when the semiconductor memory device is in the read / write normal operation mode, and generates the bank. In the compression test operation mode, the second internal power supply Vint2 is generated to selectively supply the first internal power supply Vint1 or the second internal power supply Vint2 to the driving power of the column address decoder 130.

즉, 반도체 메모리 장치의 리드/라이트 정상 동작 모드 하에서, 컬럼 어드레스 디코더(130)는 컬럼 어드레스(Y)를 디코딩하여 출력된 컬럼 선택 신호(Yi)가 해당 로컬 입출력 라인에 실려있는 데이터를 비트 라인으로 전달하기 위하여 선택된 하나의 뱅크(150)만 액티브 시키면 되기 때문에, 내부 전압 공급부(110)로부터 외부 전압(VDD)을 소정의 전압만큼 강하시켜 생성된 제 1 내부 전압(Vint1)으로 구동된다.That is, under the read / write normal operation mode of the semiconductor memory device, the column address decoder 130 decodes the column address Y and outputs the data of the column selection signal Yi output on the corresponding local input / output line as a bit line. Since only one bank 150 selected for transmission needs to be activated, the bank 150 is driven by the first internal voltage Vint1 generated by dropping the external voltage VDD by a predetermined voltage from the internal voltage supply unit 110.

한편, 반도체 메모리 장치의 뱅크 컴프레스 테스트 모드 하에서, 컬럼 어드레스 디코더(130)는 테스트 시간을 단축하기 위하여, 선택된 셀 어레이를 구성하는 셀의 다수개의 뱅크(150)들을 동시에 액티브시켜야 하기 때문에, 필요로 하는 전원이 정상 동작 모드에 비하여 뱅크 수에 상응하는 만큼 더 많이 요구된다.On the other hand, under the bank compression test mode of the semiconductor memory device, the column address decoder 130 needs to simultaneously activate a plurality of banks 150 of cells constituting the selected cell array in order to shorten the test time. More power is required, corresponding to the number of banks compared to the normal operation mode.

따라서, 뱅크 컴프레스 테스트 모드 시, 컬럼 어드레스 디코더(130)는 내부 전압 공급부(110)로부터 외부 전압(VDD)의 레벨을 하강시키지 않고 실질적으로 그대로 유지하여 생성된 제 2 내부 전압(Vint2)으로 구동된다. Therefore, in the bank compression test mode, the column address decoder 130 is driven from the internal voltage supply 110 to the second internal voltage Vint2 generated by keeping the level of the external voltage VDD substantially unchanged. do.

이러한 방법으로, 반도체 메모리 장치의 정상 동작 모드에서는 과도한 전류 소모를 방지할 수 있고, 뱅크 컴프레스 테스트 모드에서는 소자의 높은 구동 전압 소모로 인한 내부 전압의 하강(drop)을 방지함으로써, 컬럼 선택 신호의 마진을 충분히 확보할 수 있다. In this way, excessive current consumption can be prevented in the normal operation mode of the semiconductor memory device, and in the bank compression test mode, the internal voltage can be prevented from being dropped due to the high driving voltage consumption of the device, thereby reducing the column selection signal. We can secure enough margin.

이하에서는, 본 발명의 실시예에 따른 내부 전압 공급부(110)에 관하여 자세히 설명한다.Hereinafter, the internal voltage supply unit 110 according to the embodiment of the present invention will be described in detail.

도 2에 도시된 본 발명의 내부 전압 공급부(110)는 컴프레스 테스트 모드 신호(Test Mode Signal For Compress Mode: TMSC)를 입력으로 하여 동작 모드에 따라 내부 전압의 레벨을 선택하기 위한 제어 신호를 생성하는 제어 신호 생성부(112) 및 제어 신호 생성부(112)로부터 인가된 제어 신호에 따라 내부 전압의 레벨을 선택하는 내부 전압 제어부(114)를 포함한다.The internal voltage supply unit 110 of the present invention shown in FIG. 2 generates a control signal for selecting a level of an internal voltage according to an operation mode by inputting a compression test mode signal (TMSC). The control signal generator 112 and the internal voltage controller 114 for selecting the level of the internal voltage according to the control signal applied from the control signal generator 112.

제어 신호 생성부(112)는 바람직하게는, 인버터(IV1)로 구성될 수 있으며, 정상 동작 모드 시에는 TMSC가 논리적 로우로 인가되고, 뱅크 컴프레스 테스트 모 드 시에는 TMSC가 논리적 하이로 인가된다.The control signal generator 112 may be preferably configured as an inverter IV1, and TMSC is applied to the logic low in the normal operation mode and TMSC is applied to the logic high in the bank compression test mode. .

내부 전압 제어부(114)는 외부 전압(VDD)의 레벨을 소정의 전압만큼 하강시킨 제 1 내부 전압(Vint1)을 생성하는 제 1 제어부(116) 및 외부 전압(VDD)의 레벨을 하강하지 않고 실질적으로 그대로 유지하는 제 2 내부 전압(Vint2)을 생성하는 제 2 제어부(118)를 포함한다.The internal voltage controller 114 does not lower the level of the first control unit 116 and the external voltage VDD to generate the first internal voltage Vint1 which lowers the level of the external voltage VDD by a predetermined voltage. The second controller 118 generates a second internal voltage Vint2 that is maintained as it is.

제 1 제어부(116)는 바람직하게는, NMOS 트랜지스터(N1)로 구성될 수 있으며, 신호 생성부(112)로부터 논리적 하이 신호가 인가되면, PMOS 트랜지스터(P1)가 턴오프되고, NMOS 트랜지스터(N1)가 턴온되어 외부 전압의 레벨이 NMOS 트랜지스터(N1)의 문턱 전압만큼 하강(drop)된 제 1 내부 전압(Vint1)이 출력된다.The first control unit 116 may preferably be configured as an NMOS transistor N1. When a logical high signal is applied from the signal generator 112, the PMOS transistor P1 is turned off and the NMOS transistor N1 is used. ) Is turned on to output the first internal voltage Vint1 having the level of the external voltage dropped by the threshold voltage of the NMOS transistor N1.

즉, 반도체 메모리 장치의 리드/라이트 정상 동작 모드시에는 내부 전압 제어 회로의 제 1 제어부(116)에 의해 외부 전압 레벨이 소정의 전압만큼 하강된 제 1 내부 전압(Vint1)이 생성됨으로써, 컬럼 어드레스 디코더(130)에 공급된다.That is, in the read / write normal operation mode of the semiconductor memory device, the first internal voltage Vint1 in which the external voltage level is lowered by a predetermined voltage is generated by the first control unit 116 of the internal voltage control circuit. Supplied to the decoder 130.

따라서, 본 발명에 따른 내부 전압 공급 회로 및 이를 포함하는 반도체 장치에 의하여 정상 동작 모드 하에서, 외부 전압의 레벨을 하강시켜 공급함으로써, 전압을 효율적으로 소모할 수 있다.Therefore, the internal voltage supply circuit and the semiconductor device including the same according to the present invention lower the level of the external voltage in the normal operation mode and supply the voltage efficiently.

제 2 제어부(118)는 바람직하게는, PMOS 트랜지스터(P1)로 구성될 수 있으며, 제어 신호 생성부(112)로부터 논리적 로우 신호가 인가되면, NMOS 트랜지스터(N1)는 턴오프되고, PMOS 트랜지스터(P1)가 턴온됨으로써, 외부 전압(VDD) 레벨이 실질적으로 그대로 유지되는 제 2 내부 전압(Vint2)이 출력된다. The second control unit 118 may be preferably configured of a PMOS transistor P1. When a logical low signal is applied from the control signal generator 112, the NMOS transistor N1 is turned off and the PMOS transistor ( When P1 is turned on, the second internal voltage Vint2 is output, in which the external voltage VDD level is substantially maintained.

즉, 반도체 메모리 장치의 뱅크 컴프레스 테스트 모드시에는 내부 전압 제어 회로의 제 2 제어부(118)에 의해 외부 전압 레벨의 제 2 내부 전압(Vint2)이 생성됨으로써, 컬럼 어드레스 디코더(130)에 공급된다.That is, in the bank compression test mode of the semiconductor memory device, the second internal voltage Vint2 of the external voltage level is generated by the second controller 118 of the internal voltage control circuit, and is supplied to the column address decoder 130. .

따라서, 본 발명에 따른 내부 전압 공급 회로 및 이를 포함하는 반도체 장치에 의하여 테스트 시간 단축을 위한 뱅크 컴프레스 테스트 모드 하에서, 리드/라이트 정상 동작 모드에 비하여 많은 전원의 내부 전압 발생 회로를 구동시키더라도 내부 전압이 하강되는 것을 방지하여 컬럼 선택 신호 발생의 지연을 방지함으로써, 컬럼 선택 신호의 마진을 충분히 확보할 수 있다.Therefore, the internal voltage supply circuit and the semiconductor device including the same according to the present invention operate the internal voltage generation circuit of a large power source compared to the read / write normal operation mode under the bank compression test mode for shortening the test time. By preventing the voltage from dropping and preventing the delay of the column selection signal generation, the margin of the column selection signal can be sufficiently secured.

본 발명의 실시예는 리드/라이트 정상 동작 모드 및 뱅크 컴프레스 테스트 모드로 분리하여 내부 전압의 레벨을 제어하였으나, 본 발명이 적용될 제품의 사양이나 제작자의 의도에 따른 동작 모드에 따라 다양한 내부 전압 레벨을 생성할 수 있다. In the embodiment of the present invention, the internal voltage level is controlled by separating the normal operation mode of the read / write and the bank compression test mode, but various internal voltage levels are determined according to the operation mode according to the specification of the product to which the present invention is applied or the intention of the manufacturer. Can be generated.

도 1은 본 발명에 따른 내부 전압 공급 회로 및 이를 포함하는 반도체 장치를 도시한 블록도.1 is a block diagram illustrating an internal voltage supply circuit and a semiconductor device including the same according to the present invention.

도 2는 본 발명에 따른 내부 전압 제어 회로의 회로도.2 is a circuit diagram of an internal voltage control circuit according to the present invention.

Claims (11)

삭제delete 삭제delete 외부로부터 인가되는 외부 전압을 동작 모드에 따라 조절하여 제 1 내부 전압 또는 제 2 내부 전압 중 어느 하나를 선택적으로 생성하여 공급하는 내부 전압 공급부;An internal voltage supply unit configured to selectively generate any one of the first internal voltage and the second internal voltage by adjusting an external voltage applied from the outside according to an operation mode; 상기 제 1 내부 전압 또는 제 2 내부 전압에 의해 구동되며, 상기 동작 모드에 상응하여 컬럼 어드레스를 디코딩하여 컬럼 선택 신호를 출력하는 컬럼 어드레스 디코더부; 및A column address decoder configured to be driven by the first internal voltage or the second internal voltage, and output a column selection signal by decoding a column address corresponding to the operation mode; And 상기 컬럼 선택 신호에 응답하여 데이터를 인터페이스하는 뱅크부;를 포함하고,A bank unit configured to interface data in response to the column selection signal; 상기 내부 전압 공급부는, 상기 외부 전압을 하강시켜 상기 외부 전압의 레벨보다 낮은 레벨의 제 1 내부 전압을 생성하는 제 1 제어부; 및 The internal voltage supply unit may include a first controller configured to generate a first internal voltage having a level lower than that of the external voltage by lowering the external voltage; And 상기 외부 전압을 패스하여 상기 외부 전압의 레벨과 동일한 레벨의 제 2 내부 전압을 생성하는 제 2 제어부;를 포함하며, And a second controller configured to pass the external voltage to generate a second internal voltage having the same level as that of the external voltage. 상기 동작 모드에 대한 정보를 갖는 제어 신호에 의해 상기 제 1 제어부 또는 상기 제 2 제어부 중 어느 하나가 선택적으로 구동됨을 특징으로 하는 반도체 메모리 장치. And either one of the first controller and the second controller is selectively driven by a control signal having information about the operation mode. 제 3 항에 있어서, The method of claim 3, wherein 상기 제어 신호는 외부로부터 인가되는 뱅크 컴프레스 테스트 모드 신호임을 특징으로 하는 반도체 메모리 장치. The control signal is a semiconductor memory device, characterized in that the bank compression test mode signal applied from the outside. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 1 제어부는 상기 외부 전압을 공급하는 전원단에 드레인이 연결되고 출력단에 소스가 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 1 내부 전압을 출력하는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치. The first controller includes an NMOS transistor having a drain connected to a power supply terminal for supplying the external voltage, a source connected to an output terminal, and driven by the control signal applied to a gate to output the first internal voltage to the output terminal. A semiconductor memory device. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 2 제어부는 상기 외부 전압을 공급하는 전원단에 소스가 연결되고 출력단에 드레인이 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 2 내부 전압을 출력하는 PMOS 트랜지스터를 포함하는 반도체 메모리 장치. The second controller includes a PMOS transistor connected to a power supply terminal for supplying the external voltage, a drain connected to an output terminal, and driven by the control signal applied to a gate to output the second internal voltage to the output terminal. A semiconductor memory device. 삭제delete 동작 모드에 따른 제어 신호를 생성하는 제어 신호 발생부; 및A control signal generator for generating a control signal according to an operation mode; And 상기 제어 신호에 대응하여 외부에서 인가된 외부 전압의 레벨을 가변하여, 제 1 내부 전압 또는 제 2 내부 전압 중 어느 하나를 선택적으로 생성하여 컬럼 어드레스 디코더용 내부 전압으로 제공하는 내부 전압 제어부;를 포함하고,An internal voltage controller configured to vary a level of an external voltage applied from the outside in response to the control signal, to selectively generate one of a first internal voltage and a second internal voltage and provide the internal voltage for a column address decoder; and, 상기 내부 전압 제어부는, 상기 외부 전압의 레벨을 변환하여 상기 외부 전압보다 낮은 레벨의 상기 제 1 내부 전압을 공급하는 제 1 제어부; 및The internal voltage controller may include: a first controller configured to convert the level of the external voltage to supply the first internal voltage having a level lower than the external voltage; And 상기 외부 전압의 레벨을 패스하여 상기 외부 전압의 레벨을 갖는 상기 제 2 내부 전압을 공급하는 제 2 제어부;를 포함하며, And a second controller configured to pass the level of the external voltage to supply the second internal voltage having the level of the external voltage. 상기 제어 신호에 의해 상기 제 1 제어부 또는 상기 제 2 제어부 중 어느 하나가 선택적으로 구동됨을 특징으로 하는 반도체 메모리 장치의 내부 전압 공급 회로. And either one of the first controller and the second controller is selectively driven by the control signal. 삭제delete 제 8 항에 있어서, The method of claim 8, 상기 제 1 제어부는 상기 외부 전압을 공급하는 전원단에 드레인이 연결되고 출력단에 소스가 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 1 내부 전압을 출력하는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 내부 전압 공급 회로. The first controller includes an NMOS transistor having a drain connected to a power supply terminal for supplying the external voltage, a source connected to an output terminal, and driven by the control signal applied to a gate to output the first internal voltage to the output terminal. An internal voltage supply circuit of a semiconductor memory device. 제 8 항에 있어서, The method of claim 8, 상기 제 2 제어부는 상기 외부 전압을 공급하는 전원단에 소스가 연결되고 출력단에 드레인이 연결되며 게이트로 인가되는 상기 제어 신호에 의해 구동되어 상기 출력단으로 상기 제 2 내부 전압을 출력하는 PMOS 트랜지스터를 포함하는 반도체 메모리 장치의 내부 전압 공급 회로. The second controller includes a PMOS transistor connected to a power supply terminal for supplying the external voltage, a drain connected to an output terminal, and driven by the control signal applied to a gate to output the second internal voltage to the output terminal. An internal voltage supply circuit of a semiconductor memory device.
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