KR100990140B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 설계 기술에 관한 것이며, 더 자세히는 반도체 메모리 소자의 컬럼 제어 블럭에 관한 것이다. 본 발명은 스택 뱅크 구조에서 데이터 버스 구동회로에 소요되는 회로 면적을 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 스택 뱅크 구조를 채택하는 반도체 메모리 소자에서 컬럼 제어 블럭의 데이터 버스 구동회로를 다수의 스택된 뱅크가 공유하는 방식을 제안한다. 본 발명에서는 액티브 되지 않은 뱅크의 로컬 데이터 버스는 전원전압(VDD) 레벨로 프리차지 되는 것을 이용하여 액티브 된 뱅크의 로컬 데이터 버스에 실린 데이터를 선택할 수 있어 비교적 간단하게 다수의 뱅크에 대한 다중화가 가능하다.The present invention relates to semiconductor design technology, and more particularly to semiconductor memory design technology, and more particularly to a column control block of a semiconductor memory device. It is an object of the present invention to provide a semiconductor memory device capable of minimizing a circuit area required for a data bus driving circuit in a stack bank structure. The present invention proposes a method in which a plurality of stacked banks share a data bus driving circuit of a column control block in a semiconductor memory device employing a stack bank structure. In the present invention, the data loaded on the local data bus of the activated bank can be selected by using the precharged local data bus of the inactive bank to the power supply voltage (VDD) level, so that multiplexing of multiple banks is relatively simple. Do.

뱅크, 스택, 공통, 글로벌 데이터 버스 드라이버, 공유 Bank, Stack, Common, Global Data Bus Driver, Shared

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}Semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 설계 기술에 관한 것이며, 더 자세히는 반도체 메모리 소자의 컬럼 제어 블럭에 관한 것이다.The present invention relates to semiconductor design technology, and more particularly to semiconductor memory design technology, and more particularly to a column control block of a semiconductor memory device.

DRAM(Dynamic Random Access Memory)을 비롯한 대부분의 반도체 메모리 소자에서 계층적인 데이터 버스 구조를 채택하고 있다. 즉, 뱅크 영역에는 로컬 데이터 버스를 배치하고 주변회로 영역에 글로벌 데이터 버스를 배치하고 있다. 경우에 따라 로컬 데이터 버스 자체도 계층적으로 배치할 수 있다.Most semiconductor memory devices, including Dynamic Random Access Memory (DRAM), employ a hierarchical data bus structure. That is, a local data bus is arranged in the bank area and a global data bus is arranged in the peripheral circuit area. In some cases, the local data bus itself can also be arranged hierarchically.

도 1은 DRAM의 데이터 버스 배치 구조를 나타낸 도면이다.1 is a diagram showing a data bus arrangement structure of a DRAM.

도 1을 참조하면, 뱅크는 다수의 메모리 셀 어레이의 매트릭스를 포함한다. 메모리 셀 어레이의 로우 방향으로 세그먼트 데이터 버스(sio<0:3>)가 배치되며, 세그먼트 데이터 버스(sio<0:3>)와 직교하는 컬럼 방향으로 로컬 데이터 버스(LIO 0 ~ LIO 15)가 배치된다. 세그먼트 데이터 버스(sio<0:3>)와 로컬 데이터 버스(LIO 0 ~ LIO 15)는 통상 차동 라인으로 구현된다.Referring to FIG. 1, a bank includes a matrix of a plurality of memory cell arrays. The segment data bus (sio <0: 3>) is arranged in the row direction of the memory cell array, and the local data bus (LIO 0 to LIO 15) is arranged in the column direction orthogonal to the segment data bus (sio <0: 3>). Is placed. The segment data bus (sio <0: 3>) and local data buses (LIO 0 to LIO 15) are typically implemented as differential lines.

한편, 도시되지는 않았지만 글로벌 데이터 버스(GIO 0 ~ GIO 15)는 뱅크 하단의 주변회로 영역에 로우 방향으로 배치되며, 메모리 셀 어레이와 글로벌 데이터 버스(GIO 0 ~ GIO 15) 사이에 컬럼 제어 블럭이 배치된다. 컬럼 제어 블럭에는 라이트 드라이버(WD)와 데이터버스 감지증폭기(IOSA)가 구비된다.Although not shown, the global data buses GIO 0 to GIO 15 are arranged in the row direction in the peripheral circuit area at the bottom of the bank, and a column control block is disposed between the memory cell array and the global data buses GIO 0 to GIO 15. Is placed. The column control block includes a write driver WD and a data bus sense amplifier IOOS.

도 2a는 DRAM의 리드 동작시 데이터 전달 경로를 나타낸 도면이다.2A illustrates a data transfer path during a read operation of a DRAM.

도 2a를 참조하면, DRAM의 리드 동작시 데이터 전달 경로에는 메모리 셀(MC), 비트라인(BL, BLB), 비트라인 감지증폭기(BLSA), 세그먼트 데이터 버스(SIO, SIOB), 로컬 데이터 버스(LIO, LIOB), 데이터버스 감지증폭기(IOSA), 글로벌 데이터 버스(GIO)가 존재한다.Referring to FIG. 2A, a data transfer path during a read operation of a DRAM includes memory cells MC, bit lines BL and BLB, bit line sense amplifiers BLSA, segment data buses SIO and SIOB, and local data buses. LIO, LIOB), data bus sense amplifier (IOSA) and global data bus (GIO).

여기서, 비트라인(BL, BLB)과 비트라인 감지증폭기(BLSA) 사이에는 비트라인 분리신호(BISH)에 제어받는 2개의 NMOS 트랜지스터가 구비되며, 비트라인 감지증폭기(BLSA)와 세그먼트 데이터 버스(SIO, SIOB) 사이에는 컬럼 선택신호(Yi)에 제어받는 NMOS 트랜지스터가 구비되며, 세그먼트 데이터 버스(SIO, SIOB)와 로컬 데이터 버스(LIO, LIOB) 사이에는 입출력 스위치 제어신호(iosw)에 제어받는 2개의 NMOS 트랜지스터가 구비된다.Here, two NMOS transistors controlled by the bit line separation signal BISH are provided between the bit lines BL and BLB and the bit line sense amplifier BLSA, and the bit line sense amplifier BLSA and the segment data bus SIO. , The NMOS transistor controlled by the column select signal Yi is provided between the SIOBs and the IMOS switch controlled by the input / output switch control signals iosw between the segment data buses SIO and SIOB and the local data buses LIO and LIOB. NMOS transistors are provided.

도 2b는 도 2a에 도시된 회로의 동작 파형도로서, 이하 도 2b를 참조하여 DRAM의 리드 동작을 간단히 살펴본다.FIG. 2B is an operation waveform diagram of the circuit shown in FIG. 2A. Hereinafter, a read operation of a DRAM will be briefly described with reference to FIG. 2B.

우선, 액티브 커맨드가 인가되면, 액티브 커맨드와 동시에 인가된 로우 어드레스를 디코딩하여 하나의 워드라인(WL)이 선택되어 활성화된다. 이에 따라, 해당 워드라인(WL)에 연결된 모든 메모리 셀(MC)의 셀 트랜지스터가 턴온되고, 셀 커패시터와 프리차지 상태의 비트라인(BL, BLB) 사이에 전하 공유(charge sharing)가 일어난다. 정 비트라인(BL)과 부 비트라인(BLB)은 전하 공유에 의해 미소 전압차를 갖게 된다.First, when an active command is applied, one word line WL is selected and activated by decoding a row address applied simultaneously with the active command. Accordingly, the cell transistors of all the memory cells MC connected to the corresponding word line WL are turned on, and charge sharing occurs between the cell capacitor and the bit lines BL and BLB in the precharge state. The positive bit line BL and the sub bit line BLB have a small voltage difference due to charge sharing.

이어서, 비트라인 감지증폭기(BLSA)가 인에이블 되어 정 비트라인(BL)과 부 비트라인(BLB)의 미소 전압차를 감지하고 이를 풀다운전원(SB) 및 풀업전원(RTO) 레벨로 증폭한다. 도면에는 정 비트라인(BL)이 접지전압(VSS) 레벨로 증폭되고 과 부 비트라인(BLB)이 코어전압(VCORE) 레벨로 증폭된 경우를 나타내고 있다.Subsequently, the bit line sense amplifier BLSA is enabled to sense the small voltage difference between the positive bit line BL and the negative bit line BLB and amplify them to the pull-down power supply SB and pull-up power supply RTO levels. The drawing shows a case where the positive bit line BL is amplified to the ground voltage VSS level and the over bit line BLB is amplified to the core voltage VCORE level.

한편, 액티브 커맨드 인가 시점으로부터 일정 시간(tRCD) 이후에 리드 커맨드가 인가되고, 리드 커맨드와 동시에 인가된 컬럼 어드레스를 디코딩하여 하나의 비트라인이 선택된다. 즉, 선택된 비트라인에 대응하는 컬럼 선택신호(YI)가 활성화되어 그에 제어받는 2개의 NMOS 트랜지스터를 턴온시키고, 이에 따라 비트라인(BL, BLB)과 세그먼트 데이터 버스(SIO, SIOB)이 서로 연결되어 증폭된 비트라인(BL, BLB) 데이터가 세그먼트 데이터 버스(SIO, SIOB)로 전달된다.On the other hand, a read command is applied after a predetermined time tRCD from an active command application time point, and one bit line is selected by decoding the applied column address simultaneously with the read command. That is, the column select signal YI corresponding to the selected bit line is activated to turn on two NMOS transistors controlled thereto, and thus the bit lines BL and BLB and the segment data bus SIO and SIOB are connected to each other. The amplified bit line BL and BLB data is transferred to the segment data buses SIO and SIOB.

이어서, 입출력 스위치 제어신호(iosw)가 활성화되어 그에 제어받는 2개의 NMOS 트랜지스터가 턴온되고, 그에 따라 세그먼트 데이터 버스(SIO, SIOB)에 실린 데이터가 로컬 데이터 버스(LIO, LIOB)로 전달된다.Subsequently, the input / output switch control signal iosw is activated and two NMOS transistors controlled by the input / output switch control signal iosw are turned on, so that data loaded on the segment data buses SIO and SIOB is transferred to the local data buses LIO and LIOB.

또한, 리드 커맨드를 받아서 생성된 스트로브 신호(iosastb)가 활성화되면 데이터버스 감지증폭기(IOSA)가 인에이블 되어 로컬 데이터 버스(LIO, LIOB)에 실린 데이터를 감지 증폭하고, 감지증폭된 데이터에 대응하는 레벨로 글로벌 데이터 버스(GIO)를 구동한다.In addition, when the strobe signal (iosastb) generated by receiving the read command is activated, the data bus sense amplifier (IOSA) is enabled to sense and amplify the data carried on the local data bus (LIO, LIOB), and to correspond to the sense amplified data. Drive the global data bus (GIO) to the level.

한편, 비트라인 감지증폭기(BLSA)에서 증폭된 데이터는 비트라인 감지증폭기(BLSA)이 디스에이블 되기 전에 메모리 셀(MC)에 재저장되고, 비트라인(BL, BLB)은 다시 프리차지 상태로 돌아간다.Meanwhile, the data amplified by the bit line sense amplifier BLSA is re-stored in the memory cell MC before the bit line sense amplifier BLSA is disabled, and the bit lines BL and BLB are returned to the precharge state. Goes.

한편, 데이터버스 감지증폭기(IOSA)는 기본적으로 로컬 데이터 버스(LIO, LIOB)에 실린 데이터를 감지 증폭하기 위한 감지증폭회로가 구비되며, 감지증폭된 데이터에 대응하는 레벨로 글로벌 데이터 버스(GIO)를 구동하기 위한 글로벌 데이터 버스 구동회로가 부속된다.On the other hand, the data bus sense amplifier (IOSA) is basically provided with a sense amplifier circuit for sensing and amplifying data carried on the local data bus (LIO, LIOB), the global data bus (GIO) at a level corresponding to the sense amplified data A global data bus drive circuit for driving the

도 3a는 데이터버스 감지증폭기(IOSA)에 구비된 감지증폭회로를 나타낸 회로도이다.3A is a circuit diagram illustrating a sense amplifier circuit provided in the data bus sense amplifier (IOSA).

도 3a를 참조하면, 데이터버스 감지증폭기(IOSA)에 구비된 감지증폭회로는 통상 2단 증폭회로로 구현하고 있다. 제1 증폭회로(300A)는 전류 미러형 차동증폭기(평행 연결형)로 구현된다. 전류 미러형 차동증폭기는 제1 스트로브 신호(iostb1)에 제어받으며, 로컬 데이터 버스(LIO, LIOB)를 차동 입력단으로 한다. 한편, 제2 증폭회로(300B)는 CMOS 크로스 커플형 차동증폭기로 구현된다. CMOS 크로스 커플형 차동증폭기는 제2 스트로브 신호(iostb2)에 제어받으며, 제1 증폭회로(300A)의 출력신호(d0, d0b)를 차동 입력으로 한다.Referring to FIG. 3A, a sense amplifier circuit provided in the data bus sense amplifier (IOSA) is generally implemented as a two stage amplification circuit. The first amplification circuit 300A is implemented as a current mirror type differential amplifier (parallel connection type). The current mirror differential amplifier is controlled by the first strobe signal iostb1 and uses the local data buses LIO and LIOB as differential inputs. On the other hand, the second amplifier circuit 300B is implemented as a CMOS cross-coupled differential amplifier. The CMOS cross-coupled differential amplifier is controlled by the second strobe signal iostb2 and uses the output signals d0 and d0b of the first amplifier circuit 300A as differential inputs.

도 3b은 도 3a의 감지증폭회로의 동작 파형도로서, 이를 참조하면 감지증폭회로의 동작을 이해하는데 도움이 될 것이다.FIG. 3B is an operation waveform diagram of the sense amplifier circuit of FIG. 3A, which will help to understand the operation of the sense amplifier circuit.

입출력 스위치 제어신호(iosw)가 활성화되면 세그먼트 데이터 버스(SIO, SIOB)와 로컬 데이터 버스(LIO, LIOB)가 연결되어, 세그먼트 데이터 버스(SIO, SIOB)의 전위가 로컬 데이터 버스(LIO, LIOB)로 전달된다.When the input / output switch control signal iosw is activated, the segment data buses SIO and SIOB are connected to the local data buses LIO and LIOB, and the potential of the segment data buses SIO and SIOB is connected to the local data buses LIO and LIOB. Is passed to.

제1 스트로브 신호(iostb1)는 입출력 스위치 제어신호(iosw)가 활성화된 시점으로부터 tA만큼의 시간 이후에 활성화된다. tA는 제1 증폭회로(300A)가 로컬 데이터 버스(LIO, LIOB) 센싱하는데 충분한 미소 전압차(dV)를 가질 정도로 로컬 데이터 버스(LIO, LIOB)가 디벨롭되는데 소요되는 마진 타임이다.The first strobe signal iostb1 is activated after a time tA from when the input / output switch control signal iosw is activated. tA is a margin time required for the local data buses LIO and LIOB to develop such that the first amplifier 300A has a small voltage difference dV sufficient to sense the local data buses LIO and LIOB.

또한, 제2 스트로브 신호(iostb2)는 제1 스트로브 신호(iostb1)가 활성화된 시점으로부터 tB만큼의 시간 이후에 활성화된다. tB는 제2 증폭회로(300B)를 위한 마진 타임이다.In addition, the second strobe signal iostb2 is activated after a time tB from when the first strobe signal iostb1 is activated. tB is the margin time for the second amplification circuit 300B.

한편, 로컬 데이터 버스(LIO, LIOB)가 전원전압(VDD) 레벨로 프리차지 되는 것과 마찬가지로 감지증폭회로의 출력단(out, outb) 역시 전원전압(VDD) 레벨로 프리차지 된다.On the other hand, as the local data buses LIO and LIOB are precharged to the power supply voltage VDD level, the output terminals out and outb of the sense amplifier circuit are also precharged to the power supply voltage VDD level.

도 4는 데이터버스 감지증폭기(IOSA)에 부속된 글로벌 데이터 버스 구동회로의 회로도이다.4 is a circuit diagram of a global data bus drive circuit attached to the data bus sense amplifier (IOSA).

도 4를 참조하면, 글로벌 데이터 버스 구동회로는, 감지증폭회로의 정 출력신호(out)를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호를 입력으로 하는 인버터(INV2)와, 감지증폭회로의 부 출력신호(outb)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력신호를 입력으로 하는 인버터(INV4)와, 인버터(INV4)의 출력신호를 입력으로 하는 인버터(INV5)와, 전원전압단(VDD)에 소오스가 접속되고 글로벌 데이터 버스(GIO)에 드레인이 접속되며 인버터(INV2)의 출력신 호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(MP1)와, 접지전압단(VSS)에 소오스가 접속되고 글로벌 데이터 버스(GIO)에 드레인이 접속되며 인버터(INV5)의 출력신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN1)를 구비한다.Referring to FIG. 4, the global data bus drive circuit includes an inverter INV1 for inputting the positive output signal out of the sense amplifier circuit, an inverter INV2 for inputting the output signal of the inverter INV1, Inverter INV3 for inputting the negative output signal outb of the sense amplifier circuit, INV4 for inputting the output signal of the inverter INV3, and Inverter INV4 for output signal of the inverter INV4 ( A pull-up PMOS transistor MP1 having a source connected to INV5, a power supply voltage terminal VDD, a drain connected to a global data bus GIO, and an output signal of the inverter INV2 as a gate input, and a ground voltage terminal. A source is connected to the VSS, a drain is connected to the global data bus GIO, and a pull-down NMOS transistor MN1 is provided which uses the output signal of the inverter INV5 as a gate input.

한편, 최근의 초고집적 DRAM에서는 2개 이상의 뱅크를 스택하여 회로 면적을 줄이는 스택 뱅크 구조가 적용되고 있다. 스택 뱅크 구조를 적용하면 디코딩 회로를 다수의 뱅크가 공유하여 전체 디코딩 회로의 면적을 크게 줄일 수 있다.On the other hand, in recent ultra-high density DRAMs, a stack bank structure is applied in which two or more banks are stacked to reduce a circuit area. By applying a stack bank structure, the decoding circuits can be shared by multiple banks, thereby greatly reducing the area of the entire decoding circuit.

도 5는 스택 뱅크 구조를 가지는 DRAM의 리드 경로의 블럭 다이어그램이다.5 is a block diagram of a read path of a DRAM having a stack bank structure.

도 5를 참조하면, 2개의 뱅크가 컬럼 방향으로 스택되도록 배치되어 있다. 즉, 제1 뱅크(Bank0) 상부에 제2 뱅크(Bank1)가 배치되어 있다. 제2 뱅크(Bank1)에 대응하는 로컬 데이터 버스(LIO_UP)가 제1 뱅크(Bank0)를 가로질러 글로벌 데이터 버스(GIO)까지 배치되며, 제1 뱅크(Bank0)에 대응하는 로컬 데이터 버스(LIO_DN)가 글로벌 데이터 버스(GIO)까지 배치된다.Referring to FIG. 5, two banks are arranged to be stacked in a column direction. That is, the second bank Bank1 is disposed above the first bank Bank0. The local data bus LIO_UP corresponding to the second bank Bank1 is disposed across the first bank Bank0 to the global data bus GIO and the local data bus LIO_DN corresponding to the first bank Bank0. Is deployed up to the global data bus (GIO).

한편, 제1 뱅크(Bank0)와 글로벌 데이터 버스(GIO) 사이에는 제1 뱅크(Bank0)에 대응하는 제1 컬럼 제어부와, 제2 뱅크(Bank1)에 대응하는 제2 컬럼 제어부가 배치된다. 전술한 바와 같이 제1 및 제2 컬럼 제어부에는 각각 라이트 드라이버(WD)와 데이터버스 감지증폭기(IOSA)가 구비되는데, 본 발명은 데이터버스 감지증폭기(IOSA)에 부속된 데이터 버스 구동회로에 관한 것이므로 이하에서는 라이트 드라이버(WD)에 대해서는 언급하지 않기로 한다.Meanwhile, a first column controller corresponding to the first bank Bank0 and a second column controller corresponding to the second bank Bank1 are disposed between the first bank Bank0 and the global data bus GIO. As described above, each of the first and second column controllers includes a write driver WD and a data bus sense amplifier IOSA, and the present invention relates to a data bus driver circuit included in the data bus sense amplifier IOSA. Hereinafter, the write driver WD will not be described.

좀 더 자세히 살펴보면, 제1 컬럼 제어부에는 로컬 데이터 버스(LIO_DN)에 실린 데이터를 감지 증폭하기 위한 감지증폭회로(도 3a 참조)와 데이터 버스 구동 회로(도 4 참조)가 구비되며, 제2 컬럼 제어부에도 로컬 데이터 버스(LIO_UP)에 실린 데이터를 감지 증폭하기 위한 감지증폭회로와 데이터 버스 구동회로가 별도로 구비된다.In more detail, the first column controller includes a sense amplifier circuit (see FIG. 3A) and a data bus driver circuit (see FIG. 4) for sensing and amplifying data carried on the local data bus LIO_DN. In addition, a sensing amplifier circuit and a data bus driving circuit for sensing and amplifying data carried on the local data bus LIO_UP are separately provided.

이와 같이 종래의 스택 뱅크 구조에서는 컬럼 제어 블럭의 데이터 버스 구동회로가 각 뱅크마다 별도로 구비되어 있어 컬럼 제어 블럭의 면적이 크다는 문제점이 있었다.As described above, in the stack bank structure of the related art, a data bus driving circuit of the column control block is separately provided for each bank, thereby causing a problem of large area of the column control block.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스택 뱅크 구조에서 데이터 버스 구동회로에 소요되는 회로 면적을 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device capable of minimizing a circuit area required for a data bus driving circuit in a stack bank structure.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 컬럼 방향으로 스택되도록 배치된 다수의 뱅크; 상기 다수의 뱅크에 대응하는 글로벌 데이터 라인; 및 상기 다수의 뱅크 각각에 대응하는 다수의 로컬 데이터 라인에 실린 데이터를 다중화하여 상기 글로벌 데이터 라인에 전달하기 위한 공통 글로벌 데이터 라인 구동수단을 구비하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a plurality of banks arranged to be stacked in the column direction; A global data line corresponding to the plurality of banks; And common global data line driving means for multiplexing data carried in a plurality of local data lines corresponding to each of the plurality of banks and transferring the data to the global data line.

또한, 본 발명의 다른 측면에 따르면, 제1 뱅크; 상기 제1 뱅크와 컬럼 방향으로 스택되도록 배치된 제2 뱅크; 상기 제1 및 제2 뱅크에 대응하는 글로벌 데이터 라인; 상기 제1 뱅크에 대응하는 제1 로컬 데이터 라인에 실린 데이터를 감지 증폭하기 위한 제1 감지증폭수단; 상기 제2 뱅크에 대응하는 제2 로컬 데이터 라인에 실린 데이터를 감지 증폭하기 위한 제2 감지증폭수단; 및 상기 제1 및 제2 감지증폭수단으로부터 출력된 데이터를 다중화하여 상기 글로벌 데이터 라인에 전달하기 위한 공통 글로벌 데이터 라인 구동수단을 구비하는 반도체 메모리 소자가 제공된다.Further, according to another aspect of the invention, the first bank; A second bank disposed to be stacked in the column direction with the first bank; A global data line corresponding to the first and second banks; First sense amplifying means for sensing and amplifying data carried on a first local data line corresponding to the first bank; Second sense amplifying means for sensing and amplifying data carried on a second local data line corresponding to the second bank; And a common global data line driving means for multiplexing the data output from the first and second sense amplifying means and transferring the data output to the global data line.

본 발명은 스택 뱅크 구조를 채택하는 반도체 메모리 소자에서 컬럼 제어 블럭의 데이터 버스 구동회로를 다수의 스택된 뱅크가 공유하는 방식을 제안한다. 본 발명에서는 액티브 되지 않은 뱅크의 로컬 데이터 버스는 전원전압(VDD) 레벨로 프리차지 되는 것을 이용하여 액티브 된 뱅크의 로컬 데이터 버스에 실린 데이터를 선택할 수 있어 비교적 간단하게 다수의 뱅크에 대한 다중화가 가능하다.The present invention proposes a method in which a plurality of stacked banks share a data bus driving circuit of a column control block in a semiconductor memory device employing a stack bank structure. In the present invention, the data loaded on the local data bus of the activated bank can be selected by using the precharged local data bus of the inactive bank to the power supply voltage (VDD) level, so that multiplexing of multiple banks is relatively simple. Do.

상기와 같이 본 발명은 데이터 버스 구동회로의 공유를 통해 컬럼 제어 블럭의 면적을 크게 줄일 수 있으며, 이로 인하여 전체적인 넷다이(net die) 증대 효과를 기대할 수 있다.As described above, the present invention can greatly reduce the area of the column control block through sharing of the data bus driving circuit, and thus, an overall net die increase effect can be expected.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 6은 본 발명의 일 실시예에 따른 스택 뱅크 구조를 가지는 DRAM의 리드 경로의 블럭 다이어그램이다.6 is a block diagram of a read path of a DRAM having a stack bank structure according to an embodiment of the present invention.

도 6을 참조하면, 본 실시예에 따른 DRAM은, 컬럼 방향으로 스택되도록 배치된 다수의 뱅크(Bank0, Bank1)와, 스택된 다수의 뱅크(Bank0, Bank1)에 대응하는 글로벌 데이터 버스(GIO)와, 다수의 뱅크(Bank0, Bank1) 각각에 대응하는 다수의 로컬 데이터 버스(LIO_DN, LIO_UP)에 실린 데이터를 다중화하여 글로벌 데이터 버스(GIO)에 전달하기 위한 공통 글로벌 데이터 버스 구동회로를 구비한다.Referring to FIG. 6, a DRAM according to the present embodiment includes a plurality of banks Bank0 and Bank1 arranged to be stacked in a column direction, and a global data bus GIO corresponding to the stacked banks Bank0 and Bank1. And a common global data bus driving circuit for multiplexing data carried on the plurality of local data buses LIO_DN and LIO_UP corresponding to each of the plurality of banks Bank0 and Bank1 and delivering the data to the global data bus GIO.

도면에서는 제1 뱅크(Bank0) 상부에 제2 뱅크(Bank1)가 배치되는 2뱅크 스택 구조를 도시하고 있으나, 4개의 이상의 뱅크도 스택할 수 있다. 제2 뱅크(Bank1)에 대응하는 로컬 데이터 버스(LIO_UP)가 제1 뱅크(Bank0)를 가로질러 공통 데이터 버스 구동회로까지 배치되며, 제1 뱅크(Bank0)에 대응하는 로컬 데이터 버스(LIO_DN)가 공통 데이터 버스 구동회로까지 배치되어 있다.In the drawing, the two-bank stack structure in which the second bank Bank1 is disposed on the first bank Bank0 is illustrated, but four or more banks may be stacked. The local data bus LIO_UP corresponding to the second bank Bank1 is disposed across the first bank Bank0 to the common data bus driving circuit, and the local data bus LIO_DN corresponding to the first bank Bank0 is disposed. The common data bus driving circuit is also arranged.

즉, 본 실시예에서는 데이터 버스 구동회로를 각 뱅크마다 할당하지 않고, 스택된 다수의 뱅크가 공유하여 사용한다.In other words, in the present embodiment, a plurality of stacked banks are shared and used without allocating a data bus driving circuit for each bank.

도 7은 감지증폭회로까지 고려한 DRAM의 리드 경로의 블럭 다이어그램이다.7 is a block diagram of a read path of a DRAM considering the sense amplifier circuit.

도 7을 참조하면, 도시된 DRAM은, 제1 뱅크(Bank0)와, 제1 뱅크(Bank0)와 컬럼 방향으로 스택되도록 배치된 제2 뱅크(Bank1)와, 제1 및 제2 뱅크(Bank0, Bank1)에 대응하는 글로벌 데이터 버스(GIO)와, 제1 뱅크(Bank0)에 대응하는 제1 로컬 데이터 버스(LIO_DN)에 실린 데이터를 감지 증폭하기 위한 제1 감지증폭회로(DBSA0)와, 제2 뱅크(Bank1)에 대응하는 제2 로컬 데이터 버스(LIO_UP)에 실린 데이터를 감지 증폭하기 위한 제2 감지증폭회로(DBSA1)와, 제1 및 제2 감지증폭회로(DBSA0, DBSA1)로부터 출력된 데이터를 다중화하여 글로벌 데이터 버스(GIO)에 전달하기 위한 공통 데이터 버스 구동회로(GIODRV_COM)를 구비한다.Referring to FIG. 7, the illustrated DRAM includes a first bank Bank0, a second bank Bank1 arranged to be stacked in a column direction with the first bank Bank0, and the first and second banks Bank0, A first sense amplifier circuit DBSA0 for sensing and amplifying data carried on the global data bus GIO corresponding to Bank1, the first local data bus LIO_DN corresponding to the first bank Bank0, and a second A second sense amplifier DBSA1 for sensing and amplifying data carried on the second local data bus LIO_UP corresponding to the bank Bank1, and data output from the first and second sense amplifiers DBSA0 and DBSA1. Is provided with a common data bus driving circuit GIODRV_COM for multiplexing and delivering the result to the global data bus GIO.

도 5에 도시된 종래기술과 비교할 때, 제1 감지증폭회로(DBSA0)와 제2 감지증폭회로(DBSA1)의 구성은 공히 도 3a에 도시된 바와 같이 종래와 동일하다. 다만, 데이터 버스 구동회로를 각 뱅크마다 할당하지 않고, 스택된 제1 및 제2 뱅크(Bank0, Bank1)가 하나의 데이터 버스 구동회로를 공유하여 사용한다. 즉, 데이터 버스 구동회로 하나를 제거함으로서 그만큼의 회로 면적을 절약할 수 있게 되었다.Compared with the prior art shown in FIG. 5, the configurations of the first sense amplifier DBSA0 and the second sense amplifier DBSA1 are the same as in the prior art as shown in FIG. 3A. However, the data bus driver circuits are not allocated to each bank, and the stacked first and second banks Bank0 and Bank1 share one data bus driver circuit. In other words, the circuit area can be saved by eliminating one data bus driving circuit.

도 8은 도 7의 공통 데이터 버스 구동회로(GIODRV_COM)의 회로 구현예를 나타낸 도면이다.FIG. 8 is a diagram illustrating a circuit implementation of the common data bus driving circuit GIODRV_COM of FIG. 7.

도 8을 참조하면, 공통 데이터 버스 구동회로(GIODRV_COM)는, 제1 감지증폭회로(DBSA0)의 차동 출력신호(lio_dn, liob_dn) 및 제2 감지증폭회로(DBSA1)의 차동 출력신호(lio_up, liob_up)를 다중화하여 출력하기 위한 다중화부(800)와, 다중화부(800)의 출력신호를 버퍼링하기 위한 버퍼링부(810)와, 버퍼링부(810)의 출력신호에 응답하여 글로벌 데이터 버스(GIO)를 풀업/풀다운 구동하기 위한 구동부(820)를 구비한다.Referring to FIG. 8, the common data bus driving circuit GIODRV_COM may include the differential output signals lio_dn and liob_dn of the first sense amplifier circuit DBSA0 and the differential output signals lio_up and liob_up of the second sense amplifier circuit DBSA1. ) Multiplexer 800 for multiplexing and outputting, a buffering unit 810 for buffering the output signal of the multiplexer 800, and a global data bus (GIO) in response to the output signal of the buffering unit 810. It includes a drive unit 820 for driving the pull-up / pull-down.

다중화부(800)는 제1 감지증폭회로(DBSA0)의 정 출력신호(lio_dn)와 제2 감지증폭회로(DBSA1)의 정 출력신호(lio_up)를 입력으로 하는 낸드 게이트(NAND11)와, 제1 감지증폭회로(DBSA0)의 부 출력신호(liob_dn)와 제2 감지증폭회로(DBSA1)의 부 출력신호(liob_up)를 입력으로 하는 낸드 게이트(NAND12)를 구비한다.The multiplexer 800 may include a NAND gate NAND11 that receives the positive output signal lio_dn of the first sense amplifier circuit DBSA0 and the positive output signal lio_up of the second sense amplifier circuit DBSA1, and a first gate. And a NAND gate NAND12 for inputting the sub output signal liob_dn of the sense amplifier circuit DBSA0 and the sub output signal liob_up of the second sense amplifier circuit DBSA1.

버퍼링부(810)는 낸드 게이트(NAND11)의 출력신호를 입력으로 하는 인버터(INV11)와, 낸드 게이트(NAND12)의 출력신호를 입력으로 하는 인버터(INV12)와, 인버터(INV12)의 출력신호를 입력으로 하는 인버터(INV13)를 구비한다.The buffering unit 810 receives an inverter INV11 for inputting an output signal of the NAND gate NAND11, an inverter INV12 for inputting an output signal of the NAND gate NAND12, and an output signal of the inverter INV12. An inverter INV13 serving as an input is provided.

구동부(820)는 전원전압단(VDD)에 소오스가 접속되고 글로벌 데이터 버 스(GIO)에 드레인이 접속되며 인버터(INV11)의 출력신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(MP11)와, 접지전압단(VSS)에 소오스가 접속되고 글로벌 데이터 버스(GIO)에 드레인이 접속되며 인버터(INV13)의 출력신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN11)를 구비한다.The driver 820 has a pull-up PMOS transistor MP11 having a source connected to a power supply voltage terminal VDD, a drain connected to a global data bus GIO, and an output signal of the inverter INV11 serving as a gate input, and a ground voltage. A source is connected to the terminal VSS, a drain is connected to the global data bus GIO, and a pull-down NMOS transistor MN11 is provided which uses the output signal of the inverter INV13 as a gate input.

이하, 본 실시예에 따른 DRAM의 리드 동작을 간단히 살펴본다.Hereinafter, the read operation of the DRAM according to the present embodiment will be briefly described.

우선, 액티브 커맨드가 인가되어 제1 뱅크(Bank0)의 워드라인이 선택되어 활성화된 경우, 뒤이은 리드 커맨드에 의해 비트라인, 세그먼트 데이터 버스, 제1 로컬 데이터 버스(LIO_DN)로 데이터가 전달된다. 제1 로컬 데이터 버스(LIO_DN)에 실린 데이터는 제1 감지증폭회로(DBSA0)에 의해 감지 증폭되고, 이에 제1 감지증폭회로(DBSA0)의 차동 출력신호(lio_dn, liob_dn)는 감지 증폭된 데이터에 대응하는 레벨을 가질 것이다.First, when an active command is applied and the word line of the first bank Bank0 is selected and activated, data is transferred to the bit line, the segment data bus, and the first local data bus LIO_DN by a subsequent read command. Data carried on the first local data bus LIO_DN is sensed and amplified by the first sense amplifier DBSA0, and the differential output signals lio_dn and liob_dn of the first sense amplifier DBSA0 are applied to the sensed amplified data. Will have a corresponding level.

한편, 제1 로컬 데이터 버스(LIO_DN)에 대응하는 제2 뱅크(Bank1)의 제2 로컬 데이터 버스(LIO_UP)는 전원전압(VDD) 레벨로 프리차지 되어 있다. 즉, 제2 감지증폭회로(DBSA1)의 차동 출력신호(lio_up, liob_up)는 하이 레벨로 고정된다.On the other hand, the second local data bus LIO_UP of the second bank Bank1 corresponding to the first local data bus LIO_DN is precharged to the power supply voltage VDD level. That is, the differential output signals lio_up and liob_up of the second sense amplifier circuit DBSA1 are fixed to a high level.

따라서, 다중화부(800)의 낸드 게이트(NAND11)는 제1 감지증폭회로(DBSA0)의 정 출력신호(lio_dn)를 반전시켜 출력하고, 낸드 게이트(NAND12)는 제1 감지증폭회로(DBSA0)의 부 출력신호(liob_dn)를 반전시켜 출력하게 된다. 즉, 제1 감지증폭회로(DBSA0)와 제2 감지증폭회로(DBSA1)의 출력신호 중에 제1 감지증폭회로(DBSA0)의 출력신호를 선택적으로 출력하게 되며, 구동부(820)는 그 출력신호에 대응하는 레벨로 글로벌 데이터 버스(GIO)를 구동하게 된다.Accordingly, the NAND gate NAND11 of the multiplexer 800 inverts the positive output signal lio_dn of the first sense amplifier circuit DBSA0, and outputs the inverted NAND gate NAND12 of the first sense amplifier circuit DBSA0. The sub output signal li b_dn is inverted and output. That is, the output signal of the first sensing amplifier circuit DBSA0 is selectively output among the output signals of the first sensing amplifier circuit DBSA0 and the second sensing amplifier circuit DBSA1, and the driving unit 820 may output the output signal of the first sensing amplifier circuit DBSA0 and the second sensing amplifier circuit DBSA1. The global data bus GIO is driven to the corresponding level.

만일, 이와 반대로 제2 뱅크(Bank1)가 액티브 된 경우라면, 다중화부(800)는 제1 감지증폭회로(DBSA0)와 제2 감지증폭회로(DBSA1)의 출력신호 중에 제2 감지증폭회로(DBSA1)의 출력신호를 선택적으로 출력하게 된다.On the contrary, if the second bank Bank1 is activated, the multiplexer 800 may output the second sensing amplifier circuit DBSA1 among the output signals of the first sensing amplifier circuit DBSA0 and the second sensing amplifier circuit DBSA1. ) Output signal is selectively output.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 2개의 뱅크를 스택하는 경우를 일례로 들어 설명하였으나, 본 발명은 4개 이상의 짝수개의 뱅크를 스택하는 경우에도 적용된다.For example, in the above-described embodiment, the case of stacking two banks is described as an example, but the present invention is also applicable to the case of stacking four or more even banks.

또한, 전술한 실시예에서는 2개의 낸드 게이트를 이용하여 다중화부를 구현하는 경우를 일례로 들어 설명하였으나, 다중화부를 구현하는 방식은 이에 국한되지 않는다.In addition, in the above-described embodiment, the case of implementing the multiplexer using two NAND gates has been described as an example, but the method of implementing the multiplexer is not limited thereto.

또한, 전술한 실시예에서는 DRAM의 경우를 일례로 들어 설명하였으나, 스택 뱅크 구조 및 계층적인 데이터 버스 구조를 가지는 다른 반도체 메모리 소자에도 본 발명을 적용할 수 있다.In the above-described embodiment, the DRAM has been described as an example, but the present invention can be applied to other semiconductor memory devices having a stack bank structure and a hierarchical data bus structure.

도 1은 DRAM의 데이터 버스 배치 구조를 나타낸 도면이다.1 is a diagram showing a data bus arrangement structure of a DRAM.

도 2a는 DRAM의 리드 동작시 데이터 전달 경로를 나타낸 도면이다.2A illustrates a data transfer path during a read operation of a DRAM.

도 2b는 도 2a에 도시된 회로의 동작 파형도이다.FIG. 2B is an operational waveform diagram of the circuit shown in FIG. 2A.

도 3a는 데이터버스 감지증폭기(IOSA)에 구비된 감지증폭회로를 나타낸 회로도이다.3A is a circuit diagram illustrating a sense amplifier circuit provided in the data bus sense amplifier (IOSA).

도 3b은 도 3a의 감지증폭회로의 동작 파형도이다.3B is an operation waveform diagram of the sense amplifier circuit of FIG. 3A.

도 4는 데이터버스 감지증폭기(IOSA)에 부속된 글로벌 데이터 버스 구동회로의 회로도이다.4 is a circuit diagram of a global data bus drive circuit attached to the data bus sense amplifier (IOSA).

도 5는 스택 뱅크 구조를 가지는 DRAM의 리드 경로의 블럭 다이어그램이다.5 is a block diagram of a read path of a DRAM having a stack bank structure.

도 6은 본 발명의 일 실시예에 따른 스택 뱅크 구조를 가지는 DRAM의 리드 경로의 블럭 다이어그램이다.6 is a block diagram of a read path of a DRAM having a stack bank structure according to an embodiment of the present invention.

도 7은 감지증폭회로까지 고려한 DRAM의 리드 경로의 블럭 다이어그램이다.7 is a block diagram of a read path of a DRAM considering the sense amplifier circuit.

도 8은 도 7의 공통 데이터 버스 구동회로의 회로 구현예를 나타낸 도면이다.FIG. 8 is a diagram illustrating a circuit implementation of the common data bus driver circuit of FIG. 7.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

LIO_UP, LIO_DN: 로컬 데이터 버스LIO_UP, LIO_DN: Local Data Bus

GIO: 글로벌 데이터 버스GIO: Global Data Bus

GIODRV_COM: 공통 데이터 버스 구동회로GIODRV_COM: Common Data Bus Driver Circuit

Claims (8)

컬럼 방향으로 스택되도록 배치된 다수의 뱅크;A plurality of banks arranged to be stacked in a column direction; 상기 다수의 뱅크에 대응하는 글로벌 데이터 라인; 및A global data line corresponding to the plurality of banks; And 상기 다수의 뱅크 각각에 대응하는 다수의 로컬 데이터 라인에 실린 데이터를 다중화하여 상기 글로벌 데이터 라인에 전달하기 위한 공통 글로벌 데이터 라인 구동수단Common global data line driving means for multiplexing data carried in a plurality of local data lines corresponding to each of the plurality of banks and transferring the data to the global data line 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 다수의 로컬 데이터 라인은 각각,The plurality of local data lines are each, 정 데이터 라인과 부 데이터 라인으로 구성되며, 상기 정 데이터 라인과 상기 부 데이터 라인은 데이터를 전달하지 않는 구간에서 전원전압 레벨로 프리차지 되는 것을 특징으로 하는 반도체 메모리 소자.And a positive data line and a negative data line, wherein the positive data line and the negative data line are precharged to a power supply voltage level in a section in which data is not transmitted. 제1 뱅크;A first bank; 상기 제1 뱅크와 컬럼 방향으로 스택되도록 배치된 제2 뱅크;A second bank disposed to be stacked in the column direction with the first bank; 상기 제1 및 제2 뱅크에 대응하는 글로벌 데이터 라인;A global data line corresponding to the first and second banks; 상기 제1 뱅크에 대응하는 제1 로컬 데이터 라인에 실린 데이터를 감지 증폭하기 위한 제1 감지증폭수단;First sense amplifying means for sensing and amplifying data carried on a first local data line corresponding to the first bank; 상기 제2 뱅크에 대응하는 제2 로컬 데이터 라인에 실린 데이터를 감지 증폭하기 위한 제2 감지증폭수단; 및Second sense amplifying means for sensing and amplifying data carried on a second local data line corresponding to the second bank; And 상기 제1 및 제2 감지증폭수단으로부터 출력된 데이터를 다중화하여 상기 글로벌 데이터 라인에 전달하기 위한 공통 글로벌 데이터 라인 구동수단Common global data line driving means for multiplexing the data output from the first and second sense amplification means and transferring the data to the global data line. 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제3항에 있어서,The method of claim 3, 상기 공통 글로벌 데이터 라인 구동수단은,The common global data line driving means, 상기 제1 감지증폭수단의 정/부 출력신호 및 상기 제2 감지증폭수단의 정/부 출력신호를 다중화하여 출력하기 위한 다중화부;A multiplexer for multiplexing the positive / negative output signal of the first sense amplifier and the positive / negative output signal of the second sense amplifier; 상기 다중화부의 출력신호를 버퍼링하기 위한 버퍼링부; 및A buffering unit for buffering the output signal of the multiplexing unit; And 상기 버퍼링부의 출력신호에 응답하여 상기 글로벌 데이터 라인을 풀업/풀다운 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a driving unit configured to pull up / pull down the global data line in response to an output signal of the buffering unit. 제4항에 있어서,The method of claim 4, wherein 상기 다중화부는 상기 제1 감지증폭수단의 정 출력신호와 상기 제2 감지증폭 수단의 정 출력신호를 입력으로 하는 제1 낸드 게이트와,The multiplexer comprises: a first NAND gate configured to receive a positive output signal of the first sense amplifier and a positive output signal of the second sense amplifier; 상기 제1 감지증폭수단의 부 출력신호와 상기 제2 감지증폭수단의 부 출력신호를 입력으로 하는 제2 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a second NAND gate configured to receive a sub output signal of the first sense amplifier and a sub output signal of the second sense amplifier. 제5항에 있어서,The method of claim 5, 상기 버퍼링부는,The buffering unit, 상기 낸드 게이트의 출력신호를 입력으로 하는 제1 인버터;A first inverter configured to receive an output signal of the NAND gate; 상기 제2 낸드 게이트의 출력신호를 입력으로 하는 제2 인버터; 및A second inverter configured to receive an output signal of the second NAND gate; And 상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a third inverter for inputting the output signal of the second inverter. 제6항에 있어서,The method of claim 6, 상기 구동부는,The driving unit includes: 전원전압단에 소오스가 접속되고 상기 글로벌 데이터 라인에 드레인이 접속되며 상기 제1 인버터의 출력신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터와,A pull-up PMOS transistor having a source connected to a power supply voltage terminal, a drain connected to the global data line, and a gate input as an output signal of the first inverter; 접지전압단에 소오스가 접속되고 상기 글로벌 데이터 라인에 드레인이 접속 되며 상기 제3 인버터의 출력신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a pull-down NMOS transistor having a source connected to a ground voltage terminal, a drain connected to the global data line, and a gate input as an output signal of the third inverter. 제3항 내지 제6항 중 어느 한 항에 있어서,The method according to any one of claims 3 to 6, 상기 제1 및 제2 로컬 데이터 라인은 각각,The first and second local data lines are each, 정 데이터 라인과 부 데이터 라인으로 구성되며, 상기 정 데이터 라인과 상기 부 데이터 라인은 데이터를 전달하지 않는 구간에서 전원전압 레벨로 프리차지 되는 것을 특징으로 하는 반도체 메모리 소자.And a positive data line and a negative data line, wherein the positive data line and the negative data line are precharged to a power supply voltage level in a section in which data is not transmitted.
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