KR100186984B1 - Interconnections structure of semiconductor device and method for manufacturing thereof - Google Patents
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Abstract
본 발명은 다층 금속배선을 갖는 반도체 소자에서 상하층 도선간의 커플링 용량을 최소화하는 반도체 소자의 다층 금속배선 구조를 제공하기 위한 것이다.The present invention is to provide a multi-layer metal wiring structure of the semiconductor device to minimize the coupling capacity between the upper and lower conductive lines in the semiconductor device having a multi-layer metal wiring.
이와 같은 목적을 달성하기 위한 본 발명의 다층 금속배선 구조는 상층과 하층에 금속배선이 위치하고 상기 상하층의 금속배선을 절연하는 절연막이 사이에 구비된 반도체 소자의 다층 금속배선 구조에 있어서, 상기 절연막의 소정 위치에 상하 금속배선간의 커플링 용량을 감소시키기 위한 소정 크기의 공동을 구비한 것을 특징으로 한다.In the multilayer metallization structure of the present invention for achieving the above object, in the multilayered metallization structure of a semiconductor device, the metallization structure is disposed between an upper layer and a lower layer, and an insulating layer is insulated between the upper and lower layers. And a cavity having a predetermined size for reducing the coupling capacity between the upper and lower metal wirings at a predetermined position of the.
Description
제1도는 종래의 실시예에 따른 반도체 소자에 있어서, 다층 금속배선이 적층된 상태에서의 단면도.1 is a cross-sectional view of a semiconductor device according to a conventional embodiment in a state where multilayer metal wiring is stacked.
제2도는 본 발명의 실시예에 따른 반도체 소자의 다층 금속배선을 형성하기 위한 과정을 설명하는 공정 단면도.2 is a cross-sectional view illustrating a process for forming a multilayer metal wiring of a semiconductor device according to an embodiment of the present invention.
제3도는 본 발명의 실시예에 따라서 형성된 다층 금속배선에서의 공동의 매립방법을 설명하기 위한 도면.3 is a view for explaining a method of filling a cavity in a multilayer metal wiring formed according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 제1 금속배선 12, 16, 16', 18 : 금속간산화막11: first metal wiring 12, 16, 16 ', 18: intermetallic oxide film
13 : 제1 다결정실리콘 14, 14' : 실리콘질화막13: first polycrystalline silicon 14, 14 ': silicon nitride film
15 : 제2 다결정실리콘 17 : 공동15: second polycrystalline silicon 17: cavity
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 금속배선을 갖는 반도체 소자에서 상하층 도선간의 커플링 용량을 최소화하는 반도체 소자의 다층 금속배선 구조 및 그것의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a multilayer metallization structure of a semiconductor device and a method of forming the same, which minimize coupling capacity between upper and lower conductive lines in a semiconductor device having a multilayer metallization.
일반적으로 막의 증착에 사용되는 증착공정이라 함은 기상의 소스로부터 특정 원자나 분자를 고상화시켜 필요로 하는 박막을 얻어 내는 일종의 물질 합성과정을 통칭한다. 반도체 소자의 제조에는 다결정 실리콘, 산화막, 질화막, 여러 종류의 금속 혹은 실리사이드 박막이 필요하며 이와 같은 박막들은 모두 증착공정에 의해서 형성된다.In general, the deposition process used for the deposition of a film refers to a kind of material synthesis process for obtaining a thin film required by solidifying specific atoms or molecules from a gaseous source. The manufacture of a semiconductor device requires a polycrystalline silicon, an oxide film, a nitride film, various metals or silicide thin films, all of which are formed by a deposition process.
증착공정은 박막 형성법(Thin Film Process)이라고 말할 수 있으며, 이는 크게 물리 증착법(Physical Vapor Deposition:PVD)과 화학 증착법(Chemical Vapor Deposition)으로 대별된다. 물리 증착은 소스로부터의 임의 다른 성분이 더해지거나 감해지지 않고 상의 변환 과정만을 통하여 증착되는 것이다. 반면에 화학증착은 반응을 수반하기 때문에 소스와 증착 산물간에 물리화학적 구조의 차이가 있다.The deposition process may be referred to as a thin film process, which is roughly divided into physical vapor deposition (PVD) and chemical vapor deposition (Chemical Vapor Deposition). Physical deposition is the deposition through phase transformation only, without any other components added or subtracted from the source. On the other hand, because chemical vaporization involves reaction, there is a difference in physicochemical structure between the source and the deposition product.
이러한 증착공정을 이용하여 형성되는 것으로서, 반도체 소자에 사용되는 구성막으로는 크게 절연막과 도전막으로 구성되고, 절연막으로는 SiO2, PSG, BSG, BPSG와 같은 산화막과 SI3N4와 같은 질화막이 있으며, 물리증착법중의 일종인 회전 도포법(Spin Coating)의 원리를 이용한 SOG(Spin On Glass)와 PIQ(Polymide)가 있는데, SOG는 무기계의 실리사이드 SOG와 유기계의 실록산 SOG가 있다. 이러한 SOG는 주로 금속간 유전체(Intermetal Dielectric)용으로 적용된다. 한편, 폴리이미드는 평탄화 능력이 우수한 다층배선 층간절연막으로서, 두꺼운 막이 가능해서 알파선 저지막으로도 쓰인다.It is formed using such a deposition process, and the constituent film used for the semiconductor device is largely composed of an insulating film and a conductive film, the insulating film is an oxide film such as SiO 2 , PSG, BSG, BPSG and a nitride film such as SI 3 N 4 In addition, there are spin on glass (SOG) and PIQ (polymide) using the principle of spin coating, which is one of physical vapor deposition methods. SOG includes inorganic silicide SOG and organic siloxane SOG. Such SOG is mainly applied for intermetal dielectrics. On the other hand, polyimide is a multi-layered wiring interlayer insulating film having excellent planarization capability, and can be used as an alpha line blocking film because a thick film is possible.
반도체 제조의 고집적화로 인하여 반도체 소자의 각 구성요소에 전기적인 신호를 인가하기 위한 금속배선은 다층 미세화해 가는 추세이다. 이러한 고집적화로 인하여 다층금속배선에서는 위-아래의 도전배선을 절연하는 금속간산화막의 높이가 줄어들게 된다. 이러한 절연막의 높이 감소는 금속배선간의 커플링 용량을 증가시키고, 결과적으로 소자의 오동작을 발생시킨다.Due to the high integration of semiconductor manufacturing, metal wiring for applying an electrical signal to each component of a semiconductor device has been increasingly miniaturized. Due to this high integration, the height of the intermetallic oxide layer that insulates the upper and lower conductive wirings is reduced in the multilayer metal wiring. This decrease in the height of the insulating film increases the coupling capacitance between the metal wirings, resulting in malfunction of the device.
첨부한 도면 제1도는 다층금속배선을 갖는 반도체 소자에서 금속배선층의 적층상태를 보여주는 단면도로서, 제1금속배선(1)과 제2금속배선(3)을 절연하는 절연층으로 실리콘산화막(SiO2)(3)이 사용된 경우이다.1 is a cross-sectional view illustrating a stacked state of a metal wiring layer in a semiconductor device having a multi-layered metal wiring, wherein the silicon oxide film (SiO 2 ) is an insulating layer that insulates the first metal wiring 1 and the second metal wiring 3. (3) is used.
금속배선간의 커플링 용량(coupling capacitance)은 절연막의 유전상수(εr)에 비례하는데, 상기 실리콘산화막의 유전상수는 3.9로 크기 때문에 커플링 용량은 상기 실리콘산화막의 유전상수에 비례하여 높은 경향을 보인다.The coupling capacitance between the metal wirings is proportional to the dielectric constant εr of the insulating film. Since the dielectric constant of the silicon oxide film is 3.9, the coupling capacitance tends to be proportional to the dielectric constant of the silicon oxide film. .
최근 디램과 같은 메모리 소자는 다음과 같은 이유로 인하여 금속배선간의 커플링에 의한 잡음(noise)의 영향이 증대되고 있다.Recently, memory devices such as DRAMs have increased the influence of noise due to coupling between metal wirings for the following reasons.
첫째, 집적도가 높아질 수록 전력 공급선(power line)이나 어드레스 라인(address line)등의 글로벌(global) 라인에 걸리는 부하가 커지므로, 흐르는 전류는 증가한다.First, the higher the degree of integration, the greater the load on a global line, such as a power line or an address line, so that the current flowing increases.
두번째, 소자의 동작속도가 증가함에 따라 흐르는 전류도 증가한다.Second, as the operating speed of the device increases, the current flowing also increases.
상기 두가지 이유로 인하여, 위-아래의 도전 배선 사이의 커플링 잡음에 의해 잡음이 심한 부분에 배치되어 있는 회로가 오동작할 수 있는 확율이 높아지고 있으며, 이러한 오동작이 발생할 경우, F/A(?) 및 리비젼(?)을 실시해야 하므로 제조비용이 증가하는 문제점을 가진다. 이를 해결하기 위한 방안의 하나로 커플링 용량과 비례관계에 있는 절연물의 유전상수를 낮추는 연구가 진행되고 있다.Due to the above two reasons, the probability that the circuit disposed in the noisy part is increased by the coupling noise between the upper and lower conductive wirings, and when such a malfunction occurs, F / A (?) And Since the revision (?) Must be carried out, there is a problem that the manufacturing cost increases. One way to solve this problem is to reduce the dielectric constant of insulators in proportion to the coupling capacitance.
본 발명에서는 공기의 유전상수가 다른 어떤 물질보다 진공상태에서의 유전상수(=1)에 가장 가깝다는 점에 착안하여 위-아래에 있는 도전 배선사이를 공기로 고립하는 방법을 이용하므로써, 상기한 금속배선간의 커플링에 의한 잡음발생을 최소화 할 수 있는 반도체 소자의 금속배선 구조 및 그것의 형성방법을 제공하기 위한 것이다.The present invention focuses on the fact that the dielectric constant of air is closer to the dielectric constant (= 1) in vacuum than any other material. It is to provide a metal wiring structure of a semiconductor device and a method of forming the same that can minimize noise generation due to coupling between metal wirings.
이와 같은 목적을 달성하기 위한 본 발명의 금속배선 형성방법은 제1금속배선을 절연시키기 위한 금속간 산화막을 제1금속배선막 전면에 증착하는 단계; 상기 금속간산화막의 전면에 다결정 실리콘을 소정 두께로 증착하고, 감광막 마스크를 이용하여 상기 제1금속배선막 상부의 다결정실리콘을 제거하는 단계; 상기 다결정 실리콘이 노출된 부분의 금속간산화막을 제1금속배선막의 표면이 노출될 때까지 비등방성 식각하여 제거하는 단계; 다결정 실리콘을 제거하고 전면에 실리콘질화막을 소정 두께로 증착하는 단계; 상기 실리콘질화막 위에 제2다결정실리콘을 소정두께로 증착한 다음 제1금속배선막 패턴 상부의 다결정실리콘만을 남기고 제거하는 단계; 상기 제2다결정실리콘을 식각장벽으로 하여 실리콘질화막을 등방성 식각하는 단계; 상기 제2다결정실리콘을 제거하는 단계; 전면에 실리콘산화막을 소정두께로 증착하는 단계; 상기 질화막 패턴의 표면이 드러날 때까지 상기 실리콘산화막을 식각하는 단계; 실리콘질화막만을 선택적으로 식각하는 단계; 상기 실리콘질화막이 식각된 실리콘산화막의 전면에 실리콘산화막을 소정두께로 증착하는 단계; 상기 실리콘 산화막 위에 제2금속배선막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.The metallization method of the present invention for achieving the above object comprises the steps of depositing an intermetallic oxide film for insulating the first metallization on the entire first metallization film; Depositing polycrystalline silicon to a predetermined thickness on the entire surface of the intermetallic oxide layer, and removing polycrystalline silicon on the first metal interconnection film using a photoresist mask; Anisotropically etching and removing the intermetallic oxide film of the portion where the polycrystalline silicon is exposed until the surface of the first metal wiring film is exposed; Removing polycrystalline silicon and depositing a silicon nitride film to a predetermined thickness on the entire surface; Depositing a second polysilicon layer on the silicon nitride layer to a predetermined thickness and then removing only the polysilicon layer on the first metal interconnection layer pattern; Isotropically etching the silicon nitride film using the second polycrystalline silicon as an etch barrier; Removing the second polycrystalline silicon; Depositing a silicon oxide film to a predetermined thickness on the entire surface; Etching the silicon oxide layer until the surface of the nitride layer pattern is exposed; Selectively etching only the silicon nitride film; Depositing a silicon oxide film to a predetermined thickness on the entire surface of the silicon oxide film etched from the silicon nitride film; And forming a second metal wiring film pattern on the silicon oxide film.
상기한 목적을 달성하기 위한 본 발명의 다층 금속배선 구조는 상층과 하층에 금속배선이 위치하고 상기 상하층의 금속배선을 절연하는 절연막이 사이에 구비된 반도체 소자의 다층 금속배선 구조에 있어서, 상기 절연막의 소정 위치에 상하 금속배선간의 커플링 용량을 감소시키기 위한 소정 크기의 공동을 구비한 것을 특징으로 한다.In the multilayer metallization structure of the present invention for achieving the above object, in the multilayered metallization structure of a semiconductor device, the metallization structure is disposed between an upper layer and a lower layer, and an insulating layer is insulated between the upper and lower layers. And a cavity having a predetermined size for reducing the coupling capacity between the upper and lower metal wirings at a predetermined position of the.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
먼저, 첨부한 도면의 a에 도시한 것처럼, 반도체 기판(미도시)의 상부에 제1금속배선막(11)을 형성한다. 상기 제1금속배선막(11)을 절연시키기 위한 제1실리콘산화막(SiO2)(12)을 저압 화학 기상 증착법(LPCVD)에 의하여 소정의 두께로 제1금속배선막(11) 전면에 증착한다.First, as shown in a of the accompanying drawings, the first metal wiring film 11 is formed on the semiconductor substrate (not shown). A first silicon oxide film (SiO 2 ) 12 for insulating the first metal wiring film 11 is deposited on the entire surface of the first metal wiring film 11 at a predetermined thickness by low pressure chemical vapor deposition (LPCVD). .
다음으로, (b)와 같이, 상기 제1실리콘산화막(12)의 전면에 제1다결정실리콘(13)을 소정 두께로 증착하고, 감광막 마스크(미도시)를 이용하여 상기 제1금속배선막(11) 상부의 제1다결정실리콘(13)을 비등방성 식각하여 제거한다.Next, as shown in (b), the first polysilicon 13 is deposited on the entire surface of the first silicon oxide film 12 to a predetermined thickness, and the first metal wiring film (not shown) is formed using a photoresist mask (not shown). 11) The first polycrystalline silicon 13 in the upper portion is removed by anisotropic etching.
이후, (c)와 같이, 상기 제1다결정실리콘(13)이 노출된 부분(A)의 실리콘산화막을 제1금속배선막(11)의 표면이 노출될 때까지 상기 다결정실리콘(13) 패턴을 식각장벽으로 비등방성 식각(anisotropy etch)하여 제거한다.Thereafter, as shown in (c), the polysilicon 13 pattern is formed until the surface of the first metal wiring layer 11 exposes the silicon oxide film of the portion A to which the first polysilicon 13 is exposed. It is removed by anisotropic etching with an etch barrier.
다음으로, (d)와 같이, 상기 제1다결정실리콘(13)을 제거하고 전면에 실리콘질화막(Si3N4)(14)을 화학 기상 증착법에 의하여 소정 두께로 증착한다.Next, as shown in (d), the first polycrystalline silicon 13 is removed and a silicon nitride film (Si 3 N 4 ) 14 is deposited on the entire surface to a predetermined thickness by chemical vapor deposition.
이후, 상기 실리콘질화막(14) 위에 제2다결정실리콘(15)을 소정두께로 증착한 다음 감광막을 도포, 노광 및 현상하여 제1금속배선막 패턴 상부를 마스킹하는 감광막 마스크(미도시)를 만들고, 상기 감광막 마스크가 없는 제2다결정실리콘의 노출된 부분을 식각하여 (e)와 같은 제2다결정실리콘패턴(15)을 형성한다.Subsequently, the second polysilicon 15 is deposited on the silicon nitride layer 14 to a predetermined thickness, and then a photoresist film is coated, exposed, and developed to form a photoresist mask (not shown) that masks an upper portion of the first metal wiring layer pattern. The exposed portion of the second polycrystalline silicon without the photoresist mask is etched to form a second polysilicon pattern 15 as shown in (e).
다음으로, (f)와 같이, 상기 제2다결정실리콘을 식각장벽으로 하여 실리콘질화막(14)을 습식식각법으로 등방성 식각한다. 상기 등방성 식각에 의하여 식각된 실리콘질화막의 남아있는 부분의 단면이 삼각형 형상을 이루게 된다.Next, as shown in (f), the silicon nitride film 14 is isotropically etched by the wet etching method using the second polycrystalline silicon as an etch barrier. Cross sections of the remaining portions of the silicon nitride film etched by the isotropic etching form a triangular shape.
이후, (g)와 같이, 상기 실리콘질화막 패턴 상부의 다결정실리콘 패턴을 식각하여 제거한다. 이후, 상기 실리콘질화막 패턴(14')을 포함한 제1실리콘산화막(12) 전면에 제2실리콘산화막(16)을 소정두께로 증착한다.Thereafter, as shown in (g), the polysilicon pattern on the silicon nitride layer pattern is etched and removed. Thereafter, a second silicon oxide film 16 is deposited to a predetermined thickness on the entire surface of the first silicon oxide film 12 including the silicon nitride film pattern 14 ′.
다음으로, (h)와 같이, 상기 실리콘질화막 패턴(14')의 표면이 드러날때까지 상기 제2실리콘산화막을 식각(etch-back)한다. 상기 제2실리콘산화막(16)의 식각시에는 상기 실리콘질화막(14')을 습식식각에 의하여 제거가 가능하도록 제2실리콘산화막(16)이 약간 과도 식각되도록 한다.Next, as shown in (h), the second silicon oxide film is etched back until the surface of the silicon nitride film pattern 14 'is exposed. When the second silicon oxide layer 16 is etched, the second silicon oxide layer 16 is slightly over-etched to remove the silicon nitride layer 14 ′ by wet etching.
이후, (i)와 같이, 습식식각법으로 실리콘질화막 패턴(14')만을 선택적으로 식각한다. 상기 실리콘질화막(14')의 식각으로 실리콘질화막이 위치하던 공간에는 공동(void)(17)이 형성되고, 그 공동에(17)에 에어가 들어차게 된다.Thereafter, as shown in (i), only the silicon nitride film pattern 14 'is selectively etched by a wet etching method. A cavity 17 is formed in the space where the silicon nitride film is located by etching the silicon nitride film 14 ′, and air enters the cavity 17.
다음으로, (j)와 같이, 상기 실리콘질화막(14')이 식각된 상태에서 제2실리콘산화막(16')의 전면에 제3실리콘산화막(18)을 소정두께로 증착한다.Next, as shown in (j), the third silicon oxide film 18 is deposited to a predetermined thickness on the entire surface of the second silicon oxide film 16 'while the silicon nitride film 14' is etched.
이후, (k)와 같이, 상기 제3실리콘산화막(18) 위에 제2금속배선막을 소정 두께로 증착하고, 통상의 패턴 형성공정을 통하여 제2금속배선패턴(19)을 형성한다.Thereafter, as shown in (k), a second metal wiring film is deposited on the third silicon oxide film 18 to a predetermined thickness, and a second metal wiring pattern 19 is formed through a conventional pattern forming process.
첨부한 도면 제3도는 상기 실리콘질화막 패턴의 습식식각으로 공동을 형성한 상태에서 상기 공동이 매립되지 않고 상부에 실리콘산화막을 적층하기 위한 방법을 도시한 도면이다.FIG. 3 is a diagram illustrating a method for stacking a silicon oxide film on the cavity without filling the cavity in a state in which the cavity is formed by wet etching the silicon nitride layer pattern.
먼저, 첫번째 방법은, (a)와 같이, 증착되는 실리콘산화막의 입자를 공동(17)의 입구보다 크게 하는 방법으로서, 상기 실리콘산화막은 화학기상증착법에 의하여 형성되는데, 증착입자가 클 경우, 도면과 같이, 소수 입자들의 결합만으로 공동(17)의 입구를 막아서 실리콘 입자들이 공동(17)을 매립하지 못하도록 할 수 있다.First, the first method is to make the particles of the silicon oxide film to be deposited larger than the inlet of the cavity 17 as shown in (a), wherein the silicon oxide film is formed by chemical vapor deposition. As such, the binding of minority particles alone can block the inlet of the cavity 17 so that silicon particles do not bury the cavity 17.
두번째 방법으로는, (b)에 도시한 것처럼, 공동의 입구 표면에 접착성이 강한 막을 코팅하여 실리콘산화막의 증착시 입자가 표면에 쉽게 달라붙도록 하므로써 공동을 매립하지 않고 실리콘산화막을 쉽게 증착시키는 것이 가능하다.In the second method, as shown in (b), an adhesive film is coated on the entrance surface of the cavity so that the particles easily adhere to the surface when the silicon oxide film is deposited, thereby easily depositing the silicon oxide film without embedding the cavity. It is possible.
이상에서 설명한 바와 같이 본 발명의 금속배선 형성방법은 절연막의 소정 부분에 에어가 들어차는 공동을 형성시키므로써, 실리콘산화막만이 절연막으로 존재하는 다층금속배선에 비하여 상, 하 금속배선간의 커플링 용량이 최대 3.9배까지 줄어든다. 이러한 커플링 용량의 감소는 상, 하 도전배선에 흐르는 커플링 노이즈에 의하여 발생하는 디램의 오동작을 방지할 수 있다. 따라서, 본 발명의 방법은 종래의 금속배선 형성방법에서 커플링 노이즈를 방지하기 위하여 행하던 F/A 및 리비젼을 실시하지 않아도 되므로, 반도체 소자의 설계비용을 줄일 수 있으며, 디램의 동작 성능의 안전화에도 크게 기여하는 효과를 제공한다.As described above, the metal wiring forming method of the present invention forms a cavity filled with air in a predetermined portion of the insulating film, so that the coupling capacitance between the upper and lower metal wirings is higher than the multilayer metal wiring in which only the silicon oxide film exists as the insulating film. This is reduced by up to 3.9 times. This reduction in coupling capacity can prevent malfunction of the DRAM caused by coupling noise flowing in the upper and lower conductive wirings. Therefore, the method of the present invention does not have to perform F / A and revision performed in order to prevent coupling noise in the conventional metal wiring forming method, so that the design cost of the semiconductor device can be reduced, and the operation performance of the DRAM can be improved. Provide a significant contribution.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Although specific embodiments of the present invention have been described and illustrated herein, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (10)
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| KR1019950055599A KR100186984B1 (en) | 1995-12-23 | 1995-12-23 | Interconnections structure of semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055599A KR100186984B1 (en) | 1995-12-23 | 1995-12-23 | Interconnections structure of semiconductor device and method for manufacturing thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053538A KR970053538A (en) | 1997-07-31 |
| KR100186984B1 true KR100186984B1 (en) | 1999-04-15 |
Family
ID=19443833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950055599A KR100186984B1 (en) | 1995-12-23 | 1995-12-23 | Interconnections structure of semiconductor device and method for manufacturing thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100186984B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426444B1 (en) * | 1996-11-06 | 2004-06-11 | 주식회사 하이닉스반도체 | Method for reducing coupling noise of semiconductor device |
-
1995
- 1995-12-23 KR KR1019950055599A patent/KR100186984B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053538A (en) | 1997-07-31 |
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