KR100186257B1 - 분화구 형태의 실리콘 팁 에미터를 갖는 fed 장치의 제조방법 - Google Patents

Abstract

본 발명은 분화구 형태의 실리콘 팁 에미터를 갖는 FED 장치의 제조방법에 관한 것으로, 종래의 원추형 형태의 에미터 대신에 분화구 형태의 에미터를 형성시켜 종래와 동일한 셀 조건하에서 더욱 큰 전류 밀도를 얻을 수 있는 FED 제조 방법을 제공하였으며, 이로 인하여 방출되는 전류 밀도를 크게 향상되었으며, 또한 방출 전류밀도의 증가로 인하여 패키징 밀도가 상대적으로 증가하는 효과도 거둘 수 있었다.

Description

분화구 형태의 실리콘 팁 에미터를 갖는 FED 장치의 제조방법

제1도는 종래의 FED 장치의 팁을 나타낸 단면도.

제2a도 내지 제2h는 분화구 형태의 실리콘 팁 에미터를 갖는 본 발명 FED 장치의 제조 방법을 공정순으로 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 실리콘 기판 11 : 제1산화층

12 : 제1질화막 13 : 제2산화층

14 : 제2질화막 15 : 제3산화층

16 : 제3질화막 17 : 제4산화층

18 : 금속

본 발명은 FED 장치의 제조방법에 관한 것으로, 특히 분화구 형태의 실리콘 팁 에미터를 갖는 FED 장치의 제조방법에 관한 것이다.

FED 장치는 브라운관을 대체시키기 위한 차세대 평판 디스플레이의 일종으로서, 강한 전계에 의하여 방출되는 전자를 형광 물질과 충돌시켜 신호를 디스플레이하는 장치이다.

일반적으로, 평판 디스플레이로서의 FED 장치는 실리콘 기판과, 실리콘 기판상에 형성되어 전자를 방출하는 원추형의 팁 에미터가 형성된 캐소드와, 팁 에미터에서 방출되는 전자에 의한 전류를 제어하는 게이트와, 형광 물질이 도포되어 있는 에노드와, 팁 에미터와 에노드사이를 일정한 간격으로 유지하는 스페이서로 이루어진다. 이러한 FED 장치에서 중요한 문제점중의 하나는 에미터에서 방출되는 전자 전류 밀도를 증가시켜 디스플레이상의 화면 밝기를 크게하는 것이다.

이렇게 형성된 종래의 팁 에미터 단면을 제1도에 도시하였다. 제1도에 도시된 조앨의 FED 장치에 있어서는, 한 픽셀내에 다수의 원추형 팁 에미터를 배열시켜 전류 밀도를 증가시켰으며, 이러한 경우에 패키징 밀도를 증가시켜야 하는 문제가 있었다.

이러한 문제점을 해결하기 위하여, 본 발명에서는 원추형 팁 에미터 대신에 분화구 형태의 실리콘 팁 에미터를 형성함으로서, 방출되는 전류 밀도를 증가시켰으며, 방출 전류밀도의 증가로 인하여 패키징 밀도가 상대적으로 증가하는 효과도 거둘수 있었다.

이하, 제2도를 참조로 본 발명을 상술한다.

제2a도에 도시된 것처럼, 실리콘 기판상(10)에 제1산화막(11)을 성장시킨 후에 제1산화막(11)과 실리콘 기판(10)의 소정 부분을 식각하여 디스크형의 팁 에미터 영역을 형성시킨다.

다음 제2b도에서, 실리콘으로 되어있는 팁 에미터 영역의 측부를 비등방성으로 에칭한 후에 제1질화막(12)을 증착시킨다. 그 다음에, 팁 에미터 영역 이외의 부분에 중착된 질화막(12)을 증착시킨다. 그 다음에, 팁 에미터 영역 이외의 부분에 증착된 질화막(12)을 RIE 에칭하여 제거한다.

다음 제2c도에서, 실리콘 기판을 열산화 시켜 제2산화층(13)을 형성한 후에 팁 에미터 영역의 측벽에 제2질화막(14)을 형성시킨다.

다음 제2d도에 도시된 것처럼, 제2질화막(14) 주위의 제2산화층(13)을 에칭하여 제거시킨다. 그리고나서, 제1질화막(12)과 제2질화막(14)을 제거한다. 다음에, 팁 에미터 영역 부근의 실리콘(10)을 에칭한다. 이렇게하여 형성된 분화구형의 팁 에미터 형성 부분의 확대 단면도를 제2e도에 도시하였으며, 열산화에 의하여 제3산화층(15)이 형성되게 된다.

다음 제2f도에서, CVD에 의하여 산화 방지용의 제3질화막(16)을 형성한후에 팁 에미터 영역이외의 부분을 RIE 에칭하여 제거한다. 그 후에, 게이트 절연용 제4산화층(17)을 형성시킨다. 이때, 제4산화층(17)은 실리콘을 증착시켜 열산화시켜 형성하는 방법 또는 실리콘 산화층을 증착시켜 에치 백하여 형성하는 방법등으로 형성된다.

다음 제2g도에서, 제3질화막(16)을 에칭하여 상기 디스크상의 증착물을 제거시킨다. 다음에, 게이트 영역과 팁 에미터 영역에 금속(18)을 증착하여 패턴을 형성시킨다.

다음 제2h도에 도시된 것처럼, 제3산화층과 제4산화층의 소정 부분을 제거하여 분화구형의 팁 에미터 형성시킨다. 이렇게하여 형성된 분화구 형태의 실리콘 팁 에미터는 중앙 부분과 양측부가 돌출하여 있고, 그 사이 부분이 움푹 들어간 분화구 형상을 하고 있다.

이상과 같은 본 발명을 종래의 원추형 팁 에미터와 비교하여 보면, 본 발명에서의 분화구 형태의 팁 에미터에서는 방출 전류 밀도가 증가하여 기존의 경우와 동일한 패키징 밀도에서 화면의 밝기가 더욱 개선되는 효과를 얻을 수 있다.

본 발명에 있어서, 팁 에미터 영역은 시리콘 이외에 금속인 경우에도 가능하고, 또한 FED 제조 이외에 진공에서의 전계 방출을 이용하는 모든 분야에의 적용이 가능하며, 당업자에게 있어서는 본 발명의 범위와 사상을 벗어남이없이 또 다른 변형도 가능할 것이다.

Claims (3)

1. FED 장치의 제조방법에 있어서, 실리콘 기판상에 제1산화막을 성장시킨 후에 디스크형의 팁 에미터 영역을 형성하는 단계와, 상기 팁 에미터 영역의 측부를 에칭한 후에 제1질화막을 증착하는 단계와, 상기 팁 에미터 영역 이외의 부분에 증착된 상기 질화막을 RIE 에칭하여 제거하는 단계와, 상기 실리콘 기판을 열산화 시켜 제2산화층을 형성한 후에 상기 팁 에미터 영역의 측벽에 제2질화막을 형성하는 단계와, 상기 제2질화막 주위의 상기 제2산화층을 제거하는 단계와, 상기 팁 에미터 영역 부근의 실리콘을 에칭하는 단계와, 상기 팁 에미터를 분화구 형태로 형성하기 위한 제3산화층 형성 단계와, CVD에 의하여 산화 방지용의 제3질화막을 형성한 후에 상기 팁 에미터 영역이외의 부분을 RIE 에칭하여 제거하는 단계와, 게이트 절연용 제4산화층을 형성한 단계와, 상기 제3질화막을 에칭하여 상기 디스크상의 증착물을 제거하는 단계와, 상기 게이트 영역과 팁 에미터 영역에 금속을 증착하는 단계와, 제3산화층과 제4산화층의 소정 부분을 제거하여 분화구형의 팁 에미터를 형성하는 단계로 이루어지는 FED 장치의 제조방법.
2. 제1항에 있어서, 상기 게이트 절연용 제4산화층은, 실리콘을 증착시킨 후에 열산화시켜 형성하는 것을 특징으로 하는 FED 장치의 제조방법.
3. 제1항에 있어서, 상기 게이트 절연용 제4산화층은, 실리콘 산화층을 증착시킨 후에 에치 백하여 형성하는 것을 특징으로 하는 FED 장치의 제조방법.