KR0183920B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

반도체 메모리 장치 및 그 제조 방법이 개시되어 있다. 본 발명에 따른 반도체 메모리 장치는 반도체 기판과, 상기 반도체 기판상에 형성된 오목한 리세스 영역을 포함하는 제1 절연막과, 상기 제1 절연막 위에 형성되어 플레이트 전극을 구성하는 제1 도전층과, 유전체막을 개재하여 상기 제1 도전층 내에 매몰되고 스토리지 전극을 구성하는 제2 도전층과, 종방향 연장부와 횡방향 연장부가 결합하여 단면이 대략 ⊥ 형으로 형성되고 상기 제2 도전층의 상부에서 상기 제2 도전층과 연결되는 소스/드레인 영역을 가지는 실리콘 영역과, 상기 실리콘 영역의 각 종방향 연장부 사이에서 상기 실리콘 영역의 종방향 연장부와 동일한 레벨상에서 상기 제2 도전층 및 상기 실리콘 영역의 횡방향 연장부와 동일 수직선상에 형성된 복수의 게이트 전극과, 상기 각 게이트 전극 및 상기 실리콘 영역의 종방향 연장부 사이를 절연시키는 제2 절연막과, 상기 실리콘 영역의 소스/드레인 영역에 선택적으로 연결되고 상호 중첩되지 않는 제1 비트 라인 및 제2 비트 라인을 포함한다. 본 발명에 의하면, 반도체 메모리 장치의 셀 사이즈를 4F2까지 축소시킬 수 있다.

Description

반도체 메모리 장치 및 그 제조 방법
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 실리콘-온-인슐레이터(Silicon On Insultor; 이하 SOI라 한다) 구조를 갖는 다이나믹 램(Dyanmic Random Access Memory; 이하 DRAM)의 제조 방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM 장치는 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호 전달 수단인 스위칭 트랜지스터와 더불어 하나의 메모리 셀을 구성한다. 이러한 DRAM 장치에 있어서, 메모리 셀 면적의 감소에 의한 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 만든다. 따라서, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 유전 상수가 큰 물질을 사용하는 방법, 및 ③ 커패시터의 유효 면적을 증가시키는 방법이 그것이다.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리 소자에 적용하기가 어렵다는 단점이 있다.
두번째 방법으로는, 기존의 질화막/산화막의 복합막질로 구성된 유전체막 대신 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 갖는 오산화탄탈륨(Ta2O5) 막질에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 Ta2O5은 박막 상태에서 누설 전류가 크고 파괴 전압이 작기 때문에, 현재로서는 양산 제품에 적용하기가 어려운 실정이다.
따라서, 세번째 방법이 현재 가장 많은 개발이 이루어지고 있는데, 기존의 질화막/산화막의 복합막질로 이루어진 유전체막을 그대로 사용하면서 커패시터의 높이나 깊이를 증가시켜서 유효 커패시터 면적을 증대시키는 방법이 그 주류를 이루고 있다. 그러나, 이러한 방법은 반도체 장치가 스케일-다운(scale-down)됨에 따라 커패시터와 트랜지스터의 소오스/드레인을 연결하는 콘택 자체 및 다른 배선과의 마진이 더욱 작아지게 되는 문제를 갖고 있다.
이에 따라, 최근에는 매몰형 커패시터 구조를 갖는 SOI 형태의 트랜지스터가 개시된 바 있다(참조 문헌: A Buried Capacitor DRAM Cell with Bonded SOI for 256M and 1 Gbit DRAM, IEDM, pp.803-806, 1992). 상기 개시된 트랜지스터에서는 SOI 트랜지스터의 특징을 가지며, 커패시턴스를 증가시키는 것이 용이하고, 매몰형 커패시터의 스토리지 노드가 게이트 전극과 오버랩될 수 있으므로 고집적 메모리 셀을 구현하는 것이 가능하여, 실제 메모리 셀을 제작하면 1개 셀당 8F2(여기서, F = minimum feature size)까지의 축소가 가능하다.
본 발명의 목적은 매몰형 커패시터 구조를 갖는 SOI 형태의 셀 구조에서 상기한 종래 기술에서보다 셀 크기를 더욱 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 레이아웃고이다.
도 2는 도 1의 A - A'선 단면도이다.
도 3 내지 도 12는 본 발명의 바람직한 실시에에 따른 반도체 메모리 장치를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 절연막
14 : 리세스 영역 20 : 제1 도전성 폴리실리콘층
22 : 유전체막 30 : 제2 도전성 폴리실리콘층
40 : 실리콘 영역 42 : 종방향 연장부
44 : 횡방향 연장부 50 : 산화막
70 : 제1 비트 라인 70A : 콘택
80 : 제2 비트 라인 80A : 콘택
상기 목적을 달성하기 위하여 본 발명은 반도체 기판과, 상기 반도체 기판상에 형성된 오목한 리세스 영역을 포함하는 제1 절연막과, 상기 제1 절연막 위에 형성되어 플레이트 전극을 구성하는 제1 도전층과, 유전체막을 개재하여 상기 제1 도전층 내에 매몰되고 스토리지 전극을 구성하는 제2 도전층과, 종방향 연장부와 횡방향 연장부가 결합하여 단면이 대략 ⊥ 형으로 형성되고 상기 제2 도전층의 상부에서 상기 제2 도전층과 연결되는 소스/드레인 영역을 가지는 실리콘 영역과, 상기 실리콘 영역의 각 종방향 연장부 사이에서 상기 실리콘 영역의 종방향 연장부와 동일한 레벨상에서 상기 제2 도전층 및 상기 실리콘 영역의 횡방향 연장부와 동일 수직선상에 형성된 복수의 게이트 전극과, 상기 각 게이트 전극 및 상기 실리콘 영역의 종방향 연장부 사이를 절연시키는 제2 절연막과, 상기 실리콘 영역의 소스/드레인 영역에 선택적으로 연결되고 상호 중첩되지 않는 제1 비트 라인 및 제2 비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하게는, 상기 제1 도전층 및 제2 도전층은 도전성 폴리실리콘층이고, 상기 제1 절연막 및 제2 절연막은 산화막이다.
또한 바람직하게는, 상기 실리콘 영역을 사이에 두고 양측에 형성된 2개의 게이트 전극에 의해 형성되는 2개의 트랜지스터는 상기 제1 비트 라인 및 제2 비트 라인중 1개를 공유한다.
상기 다른 목적을 달성하기 위하여 본 발명은 제1 반도체 기판 내에 트렌치를 형성함으로써 상기 트랜치 사이에서 상기 제1 반도체 기판의 상면에 랜딩부를 형성하는 단계와, 상기 결과물상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 선택적으로 에칭하여 상기 랜딩부를 노출시키는 콘택홀을 형성하는 단계와, 제1 도전 물질을 사용하여 상기 콘택홀을 포함하는 영역에 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극의 표면에 유전체막을 형성하는 단계와, 제2 도전 물질을 사용하여 상기 결과물 전면을 덮는 플레이트 전극을 형성하는 단계와, 상기 결과물상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 위에 제2 반도체 기판을 본딩하는 단계와, 상기 제1 반도체 기판을 상기 제1 절연막이 노출될 때까지 에칭하여,상기 제1 절연막 내에 소정의 깊이로 매몰되어 남아 있는 상기 제1 반도체 기판의 잔류층으로 이루어지는 SOI층을 형성하는 단계와, 상기 SOI층을 패터닝하여 ⊥ 형상의 단면을 가지는 실리콘 영역을 형성하는 단계와, 상기 제1 절연막을 패터닝하여 복수의 홀을 포함하는 제1 절연막 패턴을 형성하는 단계와, 상기 결과물 전면에 게이트 산화막을 형성하는 단계와, 상기 결과물상에서 제3 도전 물질을 사용하여 상기 홀 내에 완전히 매몰되는 게이트 전극을 형성하는 단계와, 상기 결과물상에 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 절연막을 형성하는 단계는 CVD(Chemical Vapor Deposition) 방법에 의하여 산화막을 상기 트렌치를 매립하기에 충분한 두께로 증착하는 단계와, 상기 산화막을 평탄화하여 상기 랜딩부 위로 소정의 두께를 가지는 제1 절연막을 형성하는 단계를 포함한다.
또한 바람직하게는, 상기 콘택홀을 형성하는 단계에서는 1개의 랜딩부에 대하여 2개의 콘택홀을 형성하고, 상기 제2 절연막을 형성하는 단계는 CVD 방법에 의해 산화막을 증착하는 단계와, 상기 산화막을 평탄화하는 단계를 포함한다.
또한 바람직하게는, 상기 SOI층을 패터닝하는 단계는 상기 SOI층이 형성된 결과물상에 스트레스 완화용 절연막을 형성하는 단계와, 상기 스트레스 완화용 절연막 위에 상기 제1 절연막과는 에칭 선택비가 다른 제1 마스크용 절연막을 적층하는 단계와, 상기 제1 마스크용 절연막 및 스크레스 완화용 절연막을 차례로 패터닝하여 상기 SOI층의 표면 위에 선택적으로 제1 마스크 패턴 및 스트레스 완화층을 형성하는 단계와, 상기 제1 마스크 패턴을 에칭 마스크로하여 상기 SOI층의 노출된 부분을 소정의 깊이로 에칭하여 ⊥ 형상의 단면을 가지는 실리콘 영역을 형성하는 단계를 포함한다.
더욱 바람직하게는, 상기 제1 절연막 패턴을 형성하는 단계는, 상기 제1 절연막 내에서 상기 실리콘 영역의 주위에 형성된 공간을 상기 제1 절연막과 동일한 물질로 매립하여 변형된 제1 절연막을 형성하는 단계와, 상기 제1 마스크 패턴 및 스트레스 완화층을 포함하는 결과물 전면에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막 위에 상기 스페이서용 절연막 및 변형된 제1 절연막과는 에칭 선택비가 다른 제2 마스크용 절연막을 적층하고 에치백하여 상기 각 제1 마스크용 절연막 사이의 영역 내의 소정의 영역에 제2 마스크용 절연막을 형성하는 단계와, 상기 제2 마스크용 절연막을 에칭 마스크로하여 상기 제1 마스크용 절연막이 노출될 때까지 상기 스페이서용 절연막을 에칭하는 단계와, 상기 노출된 제1 마스크용 절연막과 제2 마스크용 절연막을 에칭 마스크로하여 상기 실리콘 영역의 일부가 노출될 때까지 상기 스페이서용 절연막 및 변형된 제1 절연막을 에칭하여 복수의 홀을 포함하는 제1 절연막 패턴을 형성하는 단계와, 상기 제1 마스크용 절연막 및 제2 마스크용 절연막과, 상기 스페이서용 절연막의 남은 부분을 제거하는 단계를 포함한다.
또한 바람직하게는, 상기 게이트 전극을 형성하는 단계는 상기 게이트 산화막 위에 제3 절연 물질로서 전도성 폴리실리콘층을 CVD 방법에 의해 상기 홀이 충분히 매립될 수 있을 정도의 두께로 증착하는 단계와, 상기 제1 절연막 패턴의 상부에 있는 전도성 폴리실리콘층을 에치백하여 상기 홀 내에 완전히 매몰되는 게이트 전극을 형성하는 단계를 포함한다. 또는, 상기 게이트 전극을 형성하는 단계는 상기 게이트 산화막 위에 제3 절연 물질로서 전도성 폴리실리콘층을 CVD 방법에 의해 상기 홀이 충분히 매립될 수 있을 정도의 두께로 증착하는 단계와, 산화 공정에 의해 상기 폴리실리콘층을 소정의 깊이로 산화시키는 단계와, 상기 폴리실리콘층중 산화된 부분을 습식 에칭에 의해 제거하여 상기 홀 내에 완전히 매몰되는 게이트 전극을 형성하는 단계를 포함할 수 있다.
또한 바람직하게는, 상기 비트 라인을 형성하는 단계는 상기 게이트 전극이 형성된 결과물상에 제3 절연막을 형성하는 단계와, 상기 제3 절연막상에 상기 실리콘 영역의 상면을 선택적으로 노출시키는 콘택홀을 형성하는 단계와, 상기 결과물상에 제4 도전 물질을 도포하고 선택적으로 패터닝하여 제1 비트 라인을 형성하는 단계와, 상기 결과물상에 제4 절연막을 형성하는 단계와, 상기 제4 절연막상에 상기 제1 비트 라인과 연결되지 않은 실리콘 영역의 상면을 노출시키는 콘택홀을 형성하는 단계와, 상기 결과물상에 제5 도전 물질을 도포하고 선택적으로 패터닝하여 제2 비트 라인을 형성하는 단계를 포함한다.
더욱 바람직하게는, 상기 실리콘 영역의 상면을 노출시키는 콘택홀을 형성하는 단계는 각각 1개의 실리콘 영역에 대하여 1개의 콘택홀만 형성한다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 및 도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타낸 도면으로서, 도 1은 본 발명에 따른 반도체 메모리 장치의 레이아웃도이고, 도 2는 도 1의 A - A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치는 반도체 기판(10)과, 상기 반도체 기판(10)상에 형성된 오목한 리세스 영역(14)을 포함하는 절연막(12)과, 상기 절연막(12) 위에 형성되어 플레이트 전극을 구성하는 제1 도전성 폴리실리콘층(20)과, 유전체막(22)을 개재하여 상기 제1 도전성 폴리실리콘층(20) 내에 매몰되고 스토리지 전극을 구성하는 제2 도전성 폴리실리콘층(30)과, 종방향 연장부(42)와 횡방향 연장부(44)가 결합하여 단면이 대략 ⊥ 형으로 형성되고 상기 제2 도전성 폴리실리콘층(30)의 상부에서 상기 제2 도전성 폴리실리콘층(30)과 연결되는 소스/드레인 영역(도시 생략)을 가지는 실리콘 영역(40)과, 상기 실리콘 영역(40)의 각 종방향 연장부(42) 사이에서 상기 실리콘 영역(40)의 종방향 연장부(42)와 동일한 레벨상에서 상기 제2 도전성 폴리실리콘층(30) 및 상기 실리콘 영역(40)의 횡방향 연장부(44)와 동일 수직선상에 형성된 복수의 게이트 전극(60)과, 상기 각 게이트 전극(60) 및 상기 실리콘 영역(40)의 종방향 연장부(42) 사이를 절연시키는 산화막(50)과, 상기 실리콘 영역(40)의 소스/드레인 영역(도시 생략)에 선택적으로 연결되고 상호 중첩되지 않는 제1 비트 라인(70) 및 제2 비트 라인(80)을 포함한다. 도 1에 있어서, 70A 및 80A는 각각 제1 비트 라인(70) 및 제2 비트 라인(80)이 상기 실리콘 영역(40)과 연결되는 콘택을 나타낸다.
다음에, 상기한 바와 같은 구조를 가지는 반도체 메모리 장치를 제조하는 방법을 공정 순서에 따라 상세히 설명한다.
도 3 내지 도 12는 본 발명의 바람직한 실시예에 따라서 SOI 구조를 갖는 반도체 메모리 장치를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
도 3은 트렌치(102)가 형성된 제1 반도체 기판(100)상에 제1 절연막(110)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 제1 반도체 기판(100)의 표면을 선택적으로 소정의 깊이로 에칭하여 트렌치(102)를 형성한다. 이로써, 상기 제1 반도체 기판(100)의 표면에는 랜딩부(104)가 형성된다. 그 후, 상기 결과물 위에 제1 절연 물질, 예를 들면 산화막을 CVD(Chemical Vapro Deposition) 방법으로 충분한 두께로 증착한 후 표면을 평탄화하여 상기 랜딩부(104) 위로 소정의 두께를 가지는 제1 절연막(110)을 형성한다.
도 4는 커패시터를 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 제1 절연막(110)을 선택적으로 에칭하여 상기 랜딩부(104)를 노출시키는 콘택홀(108)을 형성한다. 여기서, 상기 랜딩부(104)에는 각각 2개의 콘택홀(108)을 형성한다. 그 후, 상기 결과물상에 예를 들면 CVD 방법에 의해 전도성 폴리실리콘층을 증착한 후 패터닝하여 스토리지 전극(30)을 형성하고, 상기 스토리지 전극(30)의 표면에 유전체막(22)을 형성한다. 그 후, 상기 결과물상에 예를 들면 CVD 방법에 의해 전도성 폴리실리콘층을 증착하여 플레이트 전극(20)을 형성함으로써 커패시터를 완성한다.
도 5는 커패시터 위에 제2 절연막(12)을 형성하고 제2 반도체 기판(10)을 본딩하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 4의 결과물상에 제2 절연 물질, 예를 들면 산화막을 CVD 방법으로 충분한 두께로 증착한 후 표면을 평탄화하여 상기 플레이트 전극(20) 위로 소정의 두께를 가지는 제2 절연막(12)을 형성한다. 그 후, 통상적인 웨이퍼 본딩 방법에 의해 제2 절연막(12)상에 새로운 웨이퍼인 제2 반도체 기판(10)을 본딩한다.
도 6은 상기 제1 반도체 기판(100)을 에칭하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 5의 결과물에서 그라인딩(grinding) 및 CMP(Chemical Mechanical Polishing) 방법을 이용하여 상기 제1 반도체 기판(100)을 상기 제1 절연막(110)이 노출될 때까지 에칭함으로써, 상기 제1 절연막(110) 내에 소정의 깊이로 매몰되어 있는 상기 제1 반도체 기판(100)의 잔류층으로 이루어지는 SOI층(100A)을 형성한다.
도 7은 상기 SOI층(100A)을 패터닝하여 실리콘 영역(40)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 6의 결과물상에 스트레스 완화용 절연막, 예를 들면 산화막과 제3 절연막, 예를 들면 실리콘 나이트라이드막을 차례로 적층한 후 패터닝하여, 상기 SOI층(100A) 및 제1 절연막(100)의 표면 위에 선택적으로 제1 마스크용 절연막인 제3 절연막 패턴(130) 및 스트레스 완화층(132)을 형성한다. 그 후, 상기 제3 절연막 패턴(130)을 에칭 마스크로하여 상기 SOI층(100A)의 노출된 부분을 소정의 깊이로 이방성 에칭하여 홀(45)을 형성함으로써 종방향 연장부(42)와 횡방향 연장부(44)를 포함하고 단면이 대략 ⊥ 형상인 실리콘 영역(40)을 형성한다.
도 8은 상기 홀(45)을 절연 물질로 매립하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 7의 결과물상에 제4 절연 물질, 바람직하게는 상기 제1 절연막(110)을 구성하는 제1 절연 물질과 동일한 물질로 이루어지는 제4 절연 물질을 도포한 후, 상기 제3 절연막 패턴(130)을 에칭 종말점으로하여 상기 도포된 제4 절연 물질을 평탄화하고, 남은 제4 절연 물질중에서 상기 홀(45) 내에 매립된 부분만 제외하고 모두 제거함으로써, 상기 홀(45)을 매립하는 형태의 제4 절연막(110A)을 형성한다.
도 9는 상기 결과물상에 제5 절연막과, 그 위에 셀프얼라인(self-align) 공정으로 형성되는 제6 절연막을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 8의 결과물상에 스페이서용 절연막으로서 제5 절연막(134), 바람직하게는 산화막을 형성하고, 그 위에 제6 절연 물질, 바람직하게는 실리콘 나이트라이드막을 적층한 후 에치백하여 상기 각 제3 절연막(130) 사이의 영역 내에서 셀프얼라인으로 형성되는 제2 마스크용 절연막인 제6 절연막(136)을 형성한다.
도 10은 상기 제5 절연막(134) 및 제4 절연막(110A)을 선택적으로 에칭하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 9의 결과물에서 일단 제2 마스크용 절연막인 상기 제6 절연막(136)을 에칭 마스크로 사용하여 스페이서용 절연막인 상기 제5 절연막(134)의 노출된 부분을 에칭하고, 그 결과로서 상기 제3 절연막 패턴(130)이 노출되면, 제2 마스크용 절연막인 상기 제6 절연막 패턴(136) 및 제1 마스크용 절연막인 제3 절연막 패턴(130)을 에칭 마스크로 사용하고 상기 실리콘 영역(40)의 횡방향 연장부(44)를 에칭 종말점으로하여 상기 제5 절연막(134) 및 제4 절연막을 에칭하여, 복수의 홀(138)을 포함하는 제4 절연막 패턴(110B)을 형성한다. 그 후, 남아 있는 제6 절연막(136), 제3 절연막 패턴(130), 제5 절연막(134)의 나머지 부분 및 스트레스 완화층(132)을 모두 제거한다.
도 11은 게이트 전극을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 10의 결과물상에 게이트 산화막(140)을 형성하고, 도전 물질 예를 들면 전도성 폴리실리콘을 사용하여 셀프얼라인 공정에 의해 상기 홀(138) 내에 완전히 매몰되는 게이트 전극(60)을 형성한다. 상기 게이트 전극(60)을 형성하기 위한 한가지 방법으로서, 상기 게이트 산화막(140)이 형성된 결과물상에 CVD 방법에 의해 전도성 폴리실리콘층을 상기 홀(138) 내에 충분히 매립될 수 있을 정도의 두께로 증착한 후, 다시 상기 전도성 폴리실리콘층을 에치백하여 상기 홀(138) 내에 완전히 매몰되는 게이트 전극(60)을 형성할 수 있다. 또는, 상기 게이트 전극(60)을 형성하는 다른 방법으로서, 상기 게이트 산화막(140)이 형성된 결과물상에 CVD 방법에 의해 전도성 폴리실리콘층을 상기 홀(138) 내에 충분히 매립될 수 있을 정도로 증착한 후, 산화 공정에 의해 상기 증착된 폴리실리콘층을 소정의 깊이로 산화시킨 후, 상기 증착된 폴리실리콘층중 산화된 부분을 습식 에칭에 의해 제거함으로써 상기 홀(138) 내에 게이트 전극(60)을 형성할 수도 있다.
도 12는 비트 라인을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 11의 결과물상에 제7 절연 물질을 도포한 후 평탄화하여 제7 절연막(160)을 형성하고, 상기 제7 절연막(160)에 상기 실리콘 영역(40)의 종방향 연장부(42)의 상면을 선택적으로 노출시키는 콘택홀(162)을 형성한다. 그 후, 결과물상에 도전 물질을 도포하고 선택적으로 패터닝하여 제1 비트 라인(70)을 형성한다.
그 후, 상기 도 12의 결과물상에 제8 절연 물질을 도포한 후 평탄화하여 제8 절연막(도시 생략)을 형성하고, 상기 제8 절연막에 상기 실리콘 영역(40)중 상기 제1 비트 라인(70)과 연결되지 않은 실리콘 영역(40)의 종방향 연장부(42)의 상면을 노출시키는 콘택홀을 형성한다. 그 후, 결과물상에 도전 물질을 도포하고 선택적으로 패터닝하여 제2 비트 라인(80)(도 1 참조)을 형성하여, 상기 도 1을 참조하여 설명한 바와 같은 구성을 가지는 반도체 메모리 장치를 완성한다.
상기한 바와 같은 구조를 가지는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치에서는, SOI 트랜지스터의 특성을 가지며, 스토리지 전극이 실리콘 영역의 아래에서 게이트 전극과 같은 수직선상에 위치하므로, 게이트 전극과 스토리지 전극이 오버랩되어 셀 영역을 감소시킬 수 있다.
또한, 상기한 바와 같은 구조에서는 인접한 2개의 트랜지스터가 1개의 비트 라인을 공유하며, 채널이 수직 방향으로 형성되므로 고집적 셀 메모리에서 채널의 길이를 증가시킬 수 있는 여유를 제공한다.
또한, 게이트 전극은 게이트 전극 형성에 필요한 도전 물질의 증착 및 에치백 공정에 의해, 또는 도전 물질의 증착, 산화 및 에칭 공정에 의해 셀프얼라인(self-align) 방식으로 형성할 수 있으므로, 게이트 전극 형성 단계에서 포토리소그래피 공정을 생략할 수 있다.
결국, 본 발명에 의하면 셀 사이즈를 4F2까지 줄이는 것이 가능하다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (14)

  1. 반도체 기판과, 상기 반도체 기판상에 형성된 오목한 리세스 영역을 포함하는 제1 절연막과, 상기 제1 절연막 위에 형성되어 플레이트 전극을 구성하는 제1 도전층과, 유전체막을 개재하여 상기 제1 도전층 내에 매몰되고 스토리지 전극을 구성하는 제2 도전층과, 종방향 연장부와 횡방향 연장부가 결합하여 단면이 대략 ⊥ 형으로 형성되고 상기 제2 도전층의 상부에서 상기 제2 도전층과 연결되는 소스/드레인 영역을 가지는 실리콘 영역과, 상기 실리콘 영역의 각 종방향 연장부 사이에서 상기 실리콘 영역의 종방향 연장부와 동일한 레벨상에서 상기 제2 도전층 및 상기 실리콘 영역의 횡방향 연장부와 동일 수직선상에 형성된 복수의 게이트 전극과, 상기 각 게이트 전극 및 상기 실리콘 영역의 종방향 연장부 사이를 절연시키는 제2 절연막과, 상기 실리콘 영역의 소스/드레인 영역에 선택적으로 연결되고 상호 중첩되지 않는 제1 비트 라인 및 제2 비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전층 및 제2 도전층은 도전성 폴리실리콘층인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 절연막 및 제2 절연막은 산화막인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 실리콘 영역을 사이에 두고 양측에 형성된 2개의 게이트 전극에 의해 형성되는 2개의 트랜지스터는 상기 제1 비트 라인 및 제2 비트 라인중 1개를 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 반도체 기판 내에 트렌치를 형성함으로써 상기 트랜치 사이에서 상기 제1 반도체 기판의 상면에 랜딩부를 형성하는 단계와, 상기 결과물상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 선택적으로 에칭하여 상기 랜딩부를 노출시키는 콘택홀을 형성하는 단계와, 제1 도전 물질을 사용하여 상기 콘택홀을 포함하는 영역에 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극의 표면에 유전체막을 형성하는 단계와, 제2 도전 물질을 사용하여 상기 결과물 전면을 덮는 플레이트 전극을 형성하는 단계와, 상기 결과물상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 위에 제2 반도체 기판을 본딩하는 단계와, 상기 제1 반도체 기판을 상기 제1 절연막이 노출될 때까지 에칭하여,상기 제1 절연막 내에 소정의 깊이로 매몰되어 남아 있는 상기 제1 반도체 기판의 잔류층으로 이루어지는 SOI층을 형성하는 단계와, 상기 SOI층을 패터닝하여 ⊥ 형상의 단면을 가지는 실리콘 영역을 형성하는 단계와, 상기 제1 절연막을 패터닝하여 복수의 홀을 포함하는 제1 절연막 패턴을 형성하는 단계와, 상기 결과물 전면에 게이트 산화막을 형성하는 단계와, 상기 결과물상에서 제3 도전 물질을 사용하여 상기 홀 내에 완전히 매몰되는 게이트 전극을 형성하는 단계와, 상기 결과물상에 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 절연막을 형성하는 단계는 CVD(Chemical Vapor Deposition) 방법에 의하여 산화막을 상기 트렌치를 매립하기에 충분한 두께로 증착하는 단계와, 상기 산화막을 평탄화하여 상기 랜딩부 위로 소정의 두께를 가지는 제1 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제5항에 있어서, 상기 콘택홀을 형성하는 단계에서는 1개의 랜딩부에 대하여 2개의 콘택홀을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 제5항에 있어서, 상기 제2 절연막을 형성하는 단계는 CVD 방법에 의해 산화막을 증착하는 단계와, 상기 산화막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  9. 제5항에 있어서, 상기 SOI층을 패터닝하는 단계는상기 SOI층이 형성된 결과물상에 스트레스 완화용 절연막을 형성하는 단계와, 상기 스트레스 완화용 절연막 위에 상기 제1 절연막과는 에칭 선택비가 다른 제1 마스크용 절연막을 적층하는 단계와, 상기 제1 마스크용 절연막 및 스크레스 완화용 절연막을 차례로 패터닝하여 상기 SOI층의 표면 위에 선택적으로 제1 마스크 패턴 및 스트레스 완화층을 형성하는 단계와, 상기 제1 마스크 패턴을 에칭 마스크로하여 상기 SOI층의 노출된 부분을 소정의 깊이로 에칭하여 ⊥ 형상의 단면을 가지는 실리콘 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는, 상기 제1 절연막 내에서 상기 실리콘 영역의 주위에 형성된 공간을 상기 제1 절연막과 동일한 물질로 매립하여 변형된 제1 절연막을 형성하는 단계와, 상기 제1 마스크 패턴 및 스트레스 완화층을 포함하는 결과물 전면에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막 위에 상기 스페이서용 절연막 및 변형된 제1 절연막과는 에칭 선택비가 다른 제2 마스크용 절연막을 적층하고 에치백하여 상기 각 제1 마스크용 절연막 사이의 영역 내의 소정의 영역에 제2 마스크용 절연막을 형성하는 단계와, 상기 제2 마스크용 절연막을 에칭 마스크로하여 상기 제1 마스크용 절연막이 노출될 때까지 상기 스페이서용 절연막을 에칭하는 단계와, 상기 노출된 제1 마스크용 절연막과 제2 마스크용 절연막을 에칭 마스크로하여 상기 실리콘 영역의 일부가 노출될 때까지 상기 스페이서용 절연막 및 변형된 제1 절연막을 에칭하여 복수의 홀을 포함하는 제1 절연막 패턴을 형성하는 단계와, 상기 제1 마스크용 절연막 및 제2 마스크용 절연막과, 상기 스페이서용 절연막의 남은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제5항에 있어서, 상기 게이트 전극을 형성하는 단계는 상기 게이트 산화막 위에 제3 절연 물질로서 전도성 폴리실리콘층을 CVD 방법에 의해 상기 홀이 충분히 매립될 수 있을 정도의 두께로 증착하는 단계와, 상기 제1 절연막 패턴의 상부에 있는 전도성 폴리실리콘층을 에치백하여 상기 홀 내에 완전히 매몰되는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 제5항에 있어서, 상기 게이트 전극을 형성하는 단계는 상기 게이트 산화막 위에 제3 절연 물질로서 전도성 폴리실리콘층을 CVD 방법에 의해 상기 홀이 충분히 매립될 수 있을 정도의 두께로 증착하는 단계와, 산화 공정에 의해 상기 폴리실리콘층을 소정의 깊이로 산화시키는 단계와, 상기 폴리실리콘층중 산화된 부분을 습식 에칭에 의해 제거하여 상기 홀 내에 완전히 매몰되는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 제5항에 있어서, 상기 비트 라인을 형성하는 단계는 상기 게이트 전극이 형성된 결과물상에 제3 절연막을 형성하는 단계와, 상기 제3 절연막상에 상기 실리콘 영역의 상면을 선택적으로 노출시키는 콘택홀을 형성하는 단계와, 상기 결과물상에 제4 도전 물질을 도포하고 선택적으로 패터닝하여 제1 비트 라인을 형성하는 단계와, 상기 결과물상에 제4 절연막을 형성하는 단계와, 상기 제4 절연막상에 상기 제1 비트 라인과 연결되지 않은 실리콘 영역의 상면을 노출시키는 콘택홀을 형성하는 단계와, 상기 결과물상에 제5 도전 물질을 도포하고 선택적으로 패터닝하여 제2 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 실리콘 영역의 상면을 노출시키는 콘택홀을 형성하는 단계는 각각 1개의 실리콘 영역에 대하여 1개의 콘택홀만 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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