KR0183859B1 - Trench element isolation method of semiconductor element - Google Patents
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Abstract
딥핑 현상을 제거한 트렌치 소자분리방법에 대해 기재되어 있다. 본 발명의 트렌치 소자분리방법은, 반도체기판에 소자형성영여과 소자분리영역을 정의 하기 위한 소정의 포토레지스터 패턴을 형성하는 단계와, 상기 소자분리영역의 반도체기판을 산화시켜 소정두께의 산화막을 형성하는 단계와, 상기 포토레지스트 패턴의 둘레를 따라 상기 반도체기판에 대하여 식각선택비를 갖는 스페이서를 형성하는 단계와, 상기 포토레지스트 패턴 및 스페이서를 식각마스크로 적용하여 상기 반도체기판 내에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치에 절연물질을 채우는 단계를 구비하여 이루어진 것을 특징으로 한다. 따라서, 본 발명에 의한 트렌치 소자분리방법에 의하면, 소자형성영여과 소자분리영역의 경계 부분에 산화막이 남게 됨으로써, 종래 이 부분에서 발생되던 딥핑 현상을 제거할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.It describes a trench isolation method that eliminates the dip phenomenon. The trench isolation method of the present invention comprises forming a predetermined photoresist pattern on the semiconductor substrate to define an element formation filtration device isolation region, and oxidizing the semiconductor substrate of the isolation region to form an oxide film having a predetermined thickness. Forming a spacer having an etch selectivity with respect to the semiconductor substrate along a circumference of the photoresist pattern, and applying the photoresist pattern and the spacer as an etch mask to form a trench having a predetermined depth in the semiconductor substrate. And forming an insulating material in the trench. Therefore, according to the trench isolation method according to the present invention, since the oxide film remains at the boundary portion of the element formation filtration element isolation region, it is possible to eliminate the dip phenomenon that has conventionally occurred in this portion, thereby improving the reliability of the device. Will be.
Description
제1a도 내지 제1c도는 종래 STI 방법을 설명하기 위한 공정순서도이다.1A to 1C are process flow charts for explaining the conventional STI method.
제2도는 종래 STI 방법에서 발생되는 딥핑 현상을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a dipping phenomenon generated in the conventional STI method.
제3a도 내지 제3d도는 본 발명에 따른 트렌치 소자분리방법을 설명하기 위한 공정순서도이다.3A to 3D are process flow charts for explaining a trench isolation method according to the present invention.
본 발명은 반도체장치의 소자분리방법에 관한 것으로, 특히 반도체기판 내에 형성된 소정깊이의 트렌치를 소자분리영역으로 사용하는 트렌치 소자분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device, and more particularly to a trench device isolation method using a trench of a predetermined depth formed in a semiconductor substrate as an element isolation region.
반도체 메모리소자의 집적도를 높이기 위해서는 각 개별소자의 크기를 축소하는 것이 필요하나, 이에 못지 않게 인접된 소자간을 전기적으로 분리하는 영역의 폭과 면적을 축소하는 것도 매우 중요하다.In order to increase the degree of integration of semiconductor memory devices, it is necessary to reduce the size of each individual device, but it is also very important to reduce the width and the area of the area electrically separating adjacent devices.
따라서, IC의 등장으로 부터 현재에 이르기까지 여러가지의 소자분리 방법들이 제안되고 있따. 이러한 여러가지 방법들중 반도체기판 내에 얕은 깊이의 트렌치(trench)를 형성하여 소자를 분리하는 방법(이하, STI(Shallow Trench Isolation) 방법이라 약하여 칭함)이 있는데, 이를 다음에 기술되는 제조방법을 통해 제조방법을 통해 살펴보기로 한다.Therefore, various device isolation methods have been proposed from the advent of IC to the present. Among these various methods, there is a method of separating devices by forming a trench of shallow depth in a semiconductor substrate (hereinafter referred to as STI (Shallow Trench Isolation) method), which is manufactured by the manufacturing method described below. Let's take a look at how.
제1a도 내지 제2c도는 종래 STI 방법을 설명하기 위한 공정순서도이다.1A to 2C are process flow charts for explaining the conventional STI method.
제1a도는 포토레지스트 패턴(PR) 및 트렌치(10)의 형성공정을 도시한 것이다.FIG. 1A illustrates a process of forming the photoresist pattern PR and the trench 10.
상세하게는, 먼저 반도체기판(100) 상에 포토레지스트 도포, 마스크 노광 및 현상 등의 공정을 거쳐 소정의 포토레지스터 패턴(PR)을 형성한 후, 이 포토레지스터 패턴(PR)을 적용하여 상기 반도체기판을 소정 깊이로 이방성 식각함으로써 트렌치(10)를 형성한다.In detail, first, a predetermined photoresist pattern PR is formed on the semiconductor substrate 100 through photoresist coating, mask exposure, and development, and then the photoresist pattern PR is applied to the semiconductor. The trench 10 is formed by anisotropically etching the substrate to a predetermined depth.
제1b도는 절연막(20)의 형성공정을 도시한 것이다.FIG. 1B shows a process of forming the insulating film 20.
상세하게는, 상기 제1a도 공정 후 결과물 전면에 절연막(20), 예컨대 USG(Undoped Silicate Glass) 혹은 TEOS(Tetraethylortho Silicate)막등을 소정두께로 형성한다.In detail, after the process of FIG. 1A, an insulating film 20, for example, a USG (Undoped Silicate Glass) or TEOS (Tetraethylortho Silicate) film or the like is formed on the entire surface of the resultant.
제1C도는 평탄화 공정을 도시한 것이다.1C shows the planarization process.
상세하게는, 상기 제1b도의 공정 후 결과물 전면에 CMP(Chemical Mechanical Polishing)등과 같은 방법을 이용하여 상기 트렌치(10)내부에만 절연막(20)을 남겨둠으로써, 소자분리영역과 소자형성영역을 정의한다.Specifically, the isolation region and the device formation region are defined by leaving the insulating film 20 only inside the trench 10 using a method such as chemical mechanical polishing (CMP) on the entire surface of the resultant after the process of FIG. 1b. do.
상술한 바와 같은 종래기술에 의한 STI 방법은, 상기 제1C도의 평탄화공정이 끝난 후에 습식공정으로 이루어진 클리닝(cleaning)공정을 실시하게 되는데, 이때 제2도에 도시된 바와 같이 소자분리영역과 소자형성영역이 경계부분의 절연막이 식각되는 딥핑(dipping)현상이 발생한다.In the STI method according to the related art as described above, after the planarization process of FIG. 1C is completed, a cleaning process consisting of a wet process is performed. In this case, as shown in FIG. Dipping phenomenon occurs in which the insulating layer at the boundary portion of the region is etched.
이러한 딥핑은, 후속되는 소자제조 공정중 게이트전극을 형성하기 위해 증착되는 금속물질이 상기 딥핑된 영역에 남게 되어서 트랜지스터의 컷 오프(cut off)특성을 악화시키는 험프(hump) 현상을 유발하게 되고, 이로 인하여 소자의 대기-전류(stand-by-current)가 상승하며, 디램(DRAM)과 같은 메모리 소자의 데이타 유지 시간(data retention time) 이 저하되고, 문턱전압의 변화(variation)와 같은 문제를 야기시킨다.This dipping causes the metal material deposited to form the gate electrode during the subsequent device fabrication process to remain in the dipped region, causing a hump phenomenon that worsens the cut-off characteristic of the transistor, As a result, the stand-by-current of the device rises, the data retention time of the memory device such as DRAM decreases, and problems such as variation of the threshold voltage are eliminated. Cause.
또한, 게이트전극을 형성하기 위한 금속물질이 딥핑된 영역에 남게 됨으로써 트랜지스터와 트랜지스터 사이에 브리지(bridge)가 형성되고, 이로 인하여 회로의 오동작이 발생할 수도 있다. 또한, 딥핑된 부분은 산화막이 얇아지므로, 이 부분에 전개(electric field)가 집중되어 게이트산화막의 품질(quality)을 악화시키게 된다.In addition, since a metal material for forming the gate electrode remains in the dipped region, a bridge is formed between the transistor and the transistor, which may cause a malfunction of the circuit. In addition, since the oxide layer becomes thinner in the dipped portion, an electric field is concentrated in this portion, thereby degrading the quality of the gate oxide layer.
따라서, 본 발명이 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 소자분리영여과 소자형성영역의 경계면에서의 딥핑 현상을 제거할 수 있는 트렌치 소자분리방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a trench device isolation method capable of eliminating the dip phenomenon in the interface of the device isolation filtering device formation region in order to solve the problems of the prior art as described above.
상기한 목적을 달성하기 위한, 본 발명에 의한 트렌치 소자분리방법은, 반도체기판에 소자형성영역과 소자분리영역을 정의하기 위한 소정의 포토레지스트 패턴을 형성하는 단계; 상기 소자분리영역이 반도체기판을 산화시켜 소정두께의 산화막을 형성하는 단계; 상기 포토레지스트 패턴의 둘레를 따라 상기 반도체기판에 대하여 식각선택비를 갖는 스페이서를 형성하는 단계; 상기 포토레지스트 패턴 및 스페이서를 식각마스크로 적용하여 상기 반도체기판 내에 소정 깊이의 트렌치를 형성하는 단계; 및 상기 트렌지체 절연물질을 채우는 단계를 구비하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a trench isolation method according to the present invention comprises the steps of: forming a predetermined photoresist pattern for defining a device formation region and a device isolation region on a semiconductor substrate; Forming an oxide film having a predetermined thickness by oxidizing the semiconductor substrate by the device isolation region; Forming a spacer having an etch selectivity with respect to the semiconductor substrate along a circumference of the photoresist pattern; Forming a trench having a predetermined depth in the semiconductor substrate by applying the photoresist pattern and the spacer as an etching mask; And filling the trench insulating material.
본 발명의 트렌치 소자분리방법에 있어서, 상기 산화막의 두께는 100Å~500Å 정도로 형성하고, 상기 스페이서는 고온산화막(HTO)이나 질화막으로 형성하며, 상기 트렌치의 슬로프(slope)는 그 하부 사이즈(size)가 그 상부 오프닝(opening) 사이즈 보다 작은 것이 바람직하다.In the trench isolation method of the present invention, the thickness of the oxide film is formed to be about 100 ~ 500Å, the spacer is formed of a high temperature oxide (HTO) or nitride film, the slope of the trench (slope) of the lower size (size) Is preferably smaller than its upper opening size.
따라서, 본 발명에 의한 트렌치 소자분리방법에 의하면, 소자형성영역과 소자분리영역의 경계 부분에 산화막이 남게 됨으로써, 종래 이 부분에서 발생되던 딥핑 현상을 제거할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.Therefore, according to the trench isolation method according to the present invention, since an oxide film remains at the boundary between the device formation region and the isolation region, it is possible to eliminate the dip phenomenon that has conventionally occurred in this portion, thereby improving the reliability of the device. Will be.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
제3a도 내지 제3d도는 본 발명에 따른 트렌치 소자분리방법을 설명하기 위한 공정순서도이다.3A to 3D are process flow charts for explaining a trench isolation method according to the present invention.
제3a도는 포토레지스트 패턴(PR) 및 산화막(1)의 형성공정을 도시한 것이다.3A illustrates a process of forming the photoresist pattern PR and the oxide film 1.
상세하게는, 먼저 반도체기판(100)상에 포토레지스트 도포, 마스크 노광 및 현상 등의 공정을 거쳐 소정의 포토레지스트 패턴(PR)을 형성하여 후속되는 공정에서 소자분리영역이 될 반도체기판을 노출시킨다. 이어서, 상기 노출된 반도체기판을 소정두께, 예컨대 100Å~500Å 정도의 두께로 산화시킴으로써 도시된 바와 같이, 약간의 버즈 비크(bird's beak)가 형성된 산화막(1)을 형성한다.In detail, first, a predetermined photoresist pattern PR is formed on the semiconductor substrate 100 through photoresist coating, mask exposure, and development to expose the semiconductor substrate to be an isolation region in a subsequent process. . Subsequently, the exposed semiconductor substrate is oxidized to a predetermined thickness, for example, about 100 GPa to 500 GPa, to form an oxide film 1 having a slight bird's beak, as shown.
제3b도는 스페이서(5)의 형성공정을 도시한 것이다.3B shows a process of forming the spacer 5.
상세하게는, 상기 제3a도 공정 후 결과물 전면에 반도체기판에 대하여 식각선택비를 갖는 제1절연막, 예컨대 HTO(High Temperature Oxide)막 혹은 질화막등을 소정두께로 형성한 후 에치 백(etch back) 공정을 실시함으로써, 도시된 바와 같이 상기 포토레지스트 패턴(PR)이 둘레를 따라 상기 제1절연막으로 이루어진 스페이서(5)를 형성한다.In detail, after the process of FIG. 3A, a first insulating layer having an etching selectivity, for example, a high temperature oxide (HTO) film or a nitride film, is formed on the entire surface of the resultant substrate, and then etch back. By performing the process, as shown, the photoresist pattern PR is formed along the periphery to form the spacer 5 made of the first insulating film.
제3c도는 트렌치(11) 및 제2절연막(20)이 형성공정을 도시한 것이다.3C illustrates a process of forming the trench 11 and the second insulating film 20.
상세하게는, 먼저 상기 포토레지스트 패턴(PR) 및 스페이서(5)를 식각마스크로 적용하여 상기 산화막과 반도체기판을 차례로 이방성 식각함으로써 소정 깊이의 트렌치(11)를 형성하고, 이 트렌치(11)가 형성된 결과물 전면에 제2절연막(20), 예컨대 USG 혹은 TEOS 등을 소정두께로 형성한다. 여기서, 상기 트렌치(11)를 형성시키기 위한 식각공정은, 상기 스페이서(5)의 외벽(라인)을 따라 식각이 이루어지므로 약간의 슬로프 식각이 가능해지며, 이에 따라 트렌치이 하부 사이즈(bottom size)가 트렌치의 상부 오프팅(top opening) 사이즈 보다 작아지게 된다.In detail, first, the photoresist pattern PR and the spacer 5 are applied as an etching mask to form an trench 11 having a predetermined depth by anisotropically etching the oxide film and the semiconductor substrate, and the trench 11 A second insulating film 20, for example, USG or TEOS, is formed on the entire surface of the formed product to a predetermined thickness. Here, in the etching process for forming the trench 11, since the etching is performed along the outer wall (line) of the spacer 5, a slight slope etching is possible, and thus the trench has a bottom size. It becomes smaller than the top opening size of.
제3d도는 평탄화 공정을 도시한 것이다.3d illustrates the planarization process.
상세하게는, 상기 제3c도의 공정 후 결과물 전면에 CMP 등과 같은 방법을 이용하여 상기 트렌치(11) 내부에만 절연막(20)을 남겨둠으로써, 소자분리영역과 소자형성영역을 정의한다.In detail, the isolation region and the device formation region are defined by leaving the insulating film 20 only inside the trench 11 by using a method such as CMP on the entire surface of the resultant after the process of FIG. 3C.
상술한 바와 같이 본 발명에 의한 트렌치 소자분리방법에 의하면, 상기 제3d도의 평탄화공정이 이루어진 후에 소자분리영역과 소자형성영역이 경계 부분에 반도체기판을 산화시킨 산화막이 남아있게 함으로써, 후속되는 클리닝 공정으로 인해 발생되는 딥핑문제를 해결할 수 있게 된다. 따라서, 이 딥핑 현상으로 발생되던 험프현상 및 인접하는 트랜지스터간의 브리지 문제등을 해결할 수 있게 되어, 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the trench isolation method according to the present invention, after the planarization process of FIG. 3d is performed, an oxide film obtained by oxidizing the semiconductor substrate remains at the boundary between the device isolation region and the device formation region. This can solve the dipping problem caused by. Therefore, it is possible to solve the hump phenomenon and the bridge problem between adjacent transistors caused by this dipping phenomenon, thereby improving the reliability of the device.
또한, 트렌치를 형성하기 위한 식각마스크로 종래에 사용하던 포토레지스트 패턴 뿐만 아니라, 이 패턴의 둘레를 따라 반도체기판에 대하여 식각선택비를 갖는 물질로 스페이서를 형성하여 사용함으로써, 그 하부 사이즈가 상부 오프닝 사이즈 보다 작은 프로파일(profile)을 갖는 트렌치를 형성할 수 있게 되어, 후속공정으로 상기 트렌치 내부에 절연물질을 채우고자 할 때에 보이드(void)나 심(seam) 문제를 개선할 수 있다.In addition, by forming a spacer using not only a photoresist pattern conventionally used as an etching mask for forming the trench but also a material having an etching selectivity with respect to the semiconductor substrate along the circumference of the pattern, the lower size of the upper opening It is possible to form a trench having a profile smaller than the size, thereby improving void or seam problems in the subsequent process of filling an insulating material in the trench.
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