KR0179904B1 - 맨체스터 디코더의 데이타충돌 검출회로 - Google Patents

맨체스터 디코더의 데이타충돌 검출회로 Download PDF

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Abstract

본 발명은 맨체스터 코드의 부호화 기술에 관한 것으로, 별도의 피엘엘이나 지연소자를 사용하지 않고, 맨체스터 부호화 된 비동기 전송 데이타로 부터 수신단의 클럭에 동기된 맨체스터 부호화 된 신호를 생성하고, 비트 셀 중앙에서의 데이타 전이가 발생되는 맨체스터 코드룰을 이용하여 데이타 충돌을 검출하기 위하여, 수신측 디코더(10)에서는 비동기 맨체스터코드(MANCH_COD)를 수신단 클럭 신호(CLK_R)로 샘플링하여 동기 맨체스터코드(S_MANCH_1)를 생성하고, 이를 이용하여 넌리턴제로 데이타(NRZ_DATA_R)를 생성하며, 오차 검출부(20)에서는 상기 동기 맨체스터코드(S_MANCH_1)를 상기 수신단 클럭신호(CLK_R)로 클럭킹하고 각단의 클럭킹신호를 논리조합하여 그 동기 맨체스터코드(S_MANCH_1)와 그 수신단 클럭신호(CLK_R)의 오차를 검출하고, 동기패턴 검출부(30)에서는 상기 수신측 디코더(10)에 데이타의 시작점을 알려주기 위하여 그 수신측 디코더(10)에서 출력되는 넌리턴제로 수신데이타(NRZ_R_1)와 동기된 수신 클럭신호를 이용하여 동기 패턴인식신호(Sync)를 생성하며, 패이타충돌 검출부(40)에서는 상기 동기 맨체스터코드(MANCH_COD)와 수신단 클럭신호(CLK_R)를 입력으로 하고, 그 비동기 맨체스터코드(MANCH_COD)의 비트셀의 중앙에서 전이가 발생되는 맨체스터 코드룰을 이용하여 데이타의 충돌을 검출하도록 하였다.

Description

맨체스터 디코더의 데이타충돌 검출회로
제1도는 일반적인 맨체스터 디코더의 블록도.
제2도의 (가) 및 (나)는 맨체스터 코드의 규칙을 보인 파형도.
제3도의 (가) 내지 (타)는 제1도 각부의 파형도.
제4도는 본 발명에 의한 맨체스터 디코더의 데이타충돌 검출회로도.
제5도의 (가) 내지 (라)는 본 발병에 의한 맨체스터 디코드 기본 개념을 설명하기 위한 파형도.
제6도의 (가) 내지 (아)는 본 발명의 데이타 충돌 기본 개념을 설명하기 위한 파형도.
제6도 내지 제12도는 본 발명에 의한 시물레이션 결과 타이링도를 보인 것으로,
제7도의 (가) 내지 (타)는 데이타의 첫번째 비트가 하이이고 듀티비가 50%인 경우에 대한 시물레이션 결과 파형도.
제8도의 (가) 내지 (타)는 데이타의 첫번째 비트가 하이이고 듀티비가 60%인 경우에 대한 시물레이션 결과 파형도.
제9도의 (가) 내지 (타)는 데이타의 첫번째 비트가 하이이고 듀티비가 40%인 경우에 대한 시물레이션 결과 파형도.
제10도의 (가) 내지 (타)는 데이타의 첫번째 비트가 로우이고 듀티비가 50%인 경우에 대한 시물레이션 결과 파형도.
제11도의 (가) 내지 (타)는 데이타의 첫번째 비트가 로우이고 듀티비가 60%인 경우에 대한 시물레이션 결과 파형도.
제12도의 (가) 내지 (타)는 데이타의 첫번쩨 비트가 로우이고 듀티비가 40%인 경우에 대한 각각의 시물레이션 결과 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 수신측 디코더 20 : 오차 검출부
30 : 동기패턴 검출부 40 : 데이타충돌 검출부
50 : 전이검출부
본 발명은 맨체스터 코드의 부호화 기술에 관한 것으로, 특히 맨체스터 부호화 된 비동기 전송 데이타로부터 수신단의 클럭에 동기된 맨체스터 부호화 된 신호를 생성하고, 비트 셀 중앙에서의 데이타 전이가 발생되는 맨체스터 코드들을 이용하여 데이타 충돌을 검출하는데 적당하도록한 맨체스터 디코더의 대이타충돌 검출회로에 관한 것이다.
통상적인 맨체스터 디코더에 있어서는 비동기방식으로 전송되어 온 맨체스터 부호화된 데이타로부터 동기된 NRZ 데이타를 복원하기 위하여 PLL(Phase-Locked Loop)을 포함하고 있으며, 이밖의 맨체스터 디코더에 있어서도 각기 적용되는 알고리즘을 구현하기 위하여 다수의 시프트 레지스터 그룹과 업/다운카운터 로직을 포함한다. 또한, 통상적인 다수의 맨체스터 디코더는 전송되어진 비동기 맨체스터 부호화된 신호로부터 동기를 맞추기 위하여 필연적으로 전송되어 온 맨체스터 부호화된 신호를 정확하게 지연처리 하여야 하는데 이를 위해 집적소자의 레아아웃 및 공정상의 정확도를 요구한다.
제1도는 일반적인 맨체스터 디코더의 블록도로서 이에 도시한 바와 같이, 수신되는 맨체스터 코드(NANCH IN)의 하강 전이(Transition)를 검출하기 위한 플립플롭(FF) 및 상승 전이를 검출하기 위한 플립출릅(FF2)과, 상기 플립플롭(FF1),(FF2)의 출력데이타를 래치하는 S-R래치용 플립플롭(FF3)과, 상기 플립플롭(FF3)의 출력데이타(Q)를 배타적 오아연산하여 복원데이타(DECODED DATA)를 출력하는 익스클루시브오아게이트(105)와, 상기 맨체스터 코드(MANCH IN)를 3/4클럭 지연시켜 상기 플립플롭(FF1),(FF2)의 입력으로 제공하여 전이상태를 검출할 수 있도록 하고, 클럭신호를 복원하기 위한 1/2클럭 지연신호를 출력하는 지연기(102)와, 복원되는 클럭신호와 상기 복원데이타(DECODED DATA)의 타이밍을 맞추기 위하여 상기 지연기(102)를 통해 1/2클럭 지연된 신호를 소정시간 지연출력하는 지연 매칭용 버퍼(103),(104)와, 상기 플립플롭(FF3)의 출력데이타(Q)와 상기 버퍼(104)의 출력신호를 배타적 오아연산하여 복원클럭신호(DECODED CLOCK)를 출력하는 익스클루시브 오아게이트(106)로 구성된 것으로, 이의 작용을 제2도 및 제3도를 참조하여 설명하면 다음과 같다.
수신되는 맨체스터 코드(MAHCH IN)의 상승 전이를 검출하기 위해 제3도의 (다)와 같은 버퍼(101)의 비반전 출력신호를 플립플롭(FF2)의 클럭신호로 공급하고, 하강 전이를 검출하기 위해 제3도의 (라)와 같은 버퍼(101)의 반전 출력신호를 플립플롭(FF1)의 클럭신호로 공급한다.
또한, 상기 버퍼(101)의 비반전 출력신호를 지연기(102)를 통해 3/4클럭만큼 지연시켜 제3도의 (마)와 같은 신호를 상기 플립플롭(FFI),(FF2)의 입력데이타로 제공하여 부호화원 맨체스터 코드(MANCH IN)의 전이 상태를 검출할 수 있도록 하고, 이러한 전이 발생시 상기 플립플롭(FF1),(FF2)에서 출력되는 제3도의 (바), (아)와 같은 신호를 S-R래치용 플립플롭(FF3)의 입력으로 제공하여 아래의 규칙에 따라 디코딩 되도록 한다.
맨체스터 코드는 로직 1의 표현을 데이타 셀의 앞 절반 부분을 하이 레벨, 뒤 절반 부분을 로우로 하고, 로직 0의 표현을 데이타 셀의 앞 절반 부분을 로우 레벨, 뒤 절반 부분을 하이로 한다.
상승 전이가 검출될때 3/4지연된 맨체스터 코드의 상태(stste)가 로우이면 데이타는 하이→로우로 변환되는 상태이다. (제2도의 208)
상승 전이가 검출될 때 3/4지연된 맨체스터 코드의 상태가 하이이면 데이타는 이전의 상태를 유지하고 있는 상태이다. (제2도의 210)
하강 전이가 검출될때 3/4지연된 맨체스터 코드의 상태가 로우이면 데이타는 이전의 상태를 유지하고 있는 상태이다. (제2도의 212)
하강 전이가 검출될 때 3/4지연된 맨체스터 코드의 상태가 하이이면 데이타는 로우→하이로 변환되는 상태이다. (제2도의 214)
또한, 동기된 수신 클럭을 발생시키기 위하여 상기 지연기(102)를 통해 1/2 클럭만큼 지연된 맨체스터 코드 신호를 익스클루시브 오아게이트(106)의 일측 입력으로 제공하여 상기 S-R래치용 플립플롭(FF3)의 출력신호와 배타적 오아연산한다.
그러나, 이와 같이 일반적인 맨체스터 디코더에 있어서는 비동기된 맨체스터 코드 신호로 동기된 NRZ신호를 생성하기 위하여 피엘엘을 이용하고, 그 외의 맨체스터 디코더에 있어서는 많은 갯수의 시프트레지스터를 사용하거나 수신되는 맨체스터 코드 신호를 3/4클럭만큼 지연시키고, 동기클럭을 발생하기 위하여 1/2 지연된 맨체스터 코드 신호와 코드화된 NRZ 데이타를 버퍼를 이용하여 적절하게 지연시켜야 하므로 이에 따른 정확도가 요구되어 제조공정상태 어려움이 있을 뿐 더러 원가가 상승되는 결함으로 대두되었다.
따라서, 본 발명의 목적은 별도의 피엘엘이나 지연소자를 사용하지 않고, 맨체스터 부호화 된 비동기 전송 데이타로부터 수신단의 클럭에 동기된 맨체스터 부호화 된 신호를 생성하고, 비트 셀 중앙에서의 데이타 전이가 발생되는 맨체스터 코드룰을 이용하여 데이타 충돌을 검출하는 데이타충돌 검출회로를 제공함에 있다.
제4도는 상기의 목적을 달성하기 위한 본 발명 맨체스터 디코더의 데이타충돌 검출회로에 대한 일실시 예시 회로도로서 이에 도시한 바와 같이, 비동기 맨체스터코드(MANCH_COD)를 수신단 클럭신호(CLK_R)로 샘플링하여 동기 맨체스터코드(S_MANCH_1)를 생성하고, 상기 수신단 클럭신호(CLK_R)를 가공한 후 상기 동기 맨체스터코드(S_MANCH_1)와 배타적오아 연산하여 넌리턴제로 데이타(NRZ_DATA_R)를 생성하는 수신측 디코더(10)와, 상기 동기 맨체스터코드(S_HANCH_1)를 상기 수신단 클럭신호(CLK_R)로 클럭킹하고 각각의 클럭킹신호를 논리조합하여 그 동기 맨체스터코드(S_MANCH_1)와 그 수신단 클럭신호(CH_R)의 오차를 검출하는 오차 검출부(20)와, 상기 수신측 디코더(10)에 데이타의 시작점을 알려주기 위하여 그 수신측 디코더(10)에서 출력되는 넌리턴제로 수신데이타(NRZ_R_1)와 동기된 수신 클럭신호를 이용하여 동기패턴인식신호(Sync)를 생성하는 동기패턴 검출부(30)와, 상기 비동기 맨체스터코드(MANCH_COD)와 수신단 클럭신호(CLK_R)를 입력으로 하고, 그 비동기 맨체스터코드(MANCH_COD)의 비트셀의 중앙에서 전이가 발생되는 맨체스터 코드들을 이용하여 데이타의 충돌을 검출하는 데이타충돌 검출부(40)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제12도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 수신측 디코더(10)에서는 제5도의 (가)와 같은 소정 주파수(20MHZ)의 비동기 맨체스터코드(MANCH_COD)를 D형플립플롭(FF11)를 통해 제5도의 (나)와 같은 소정의 주파수(10MHZ)를 갖는 수신단 클럭신호(CLK_R)로 샘플링하여 동기 맨체스터코드(S_MAHCH_1)를 발생한다.
이때, 오차(Tolerance) 검출부(20)에서는 맨체스터 앤코드된 신호 즉, 상기 동기 맨체스터코드(S_MANCH_1)의 비트셀의 중앙에서의 전이(제5도의 (가) 참조)가 워스트 케이스(Worst Case)(10ns이내의 리드(lead) 또는 래그(lags))로 발생되고 비동기 맨체스터코드(MANCH_COD)의 수신단 입력 시기가 수신단 클럭신호(CLK_R)의 상승에지 시점보다 조금 늦게 입력되는지를 체크하여 이러한 경우 상기 D형플립플롭(FF11)에서 수신단 클럭신호(CLK_R)의 하강에지에서 비동기 맨체스터코드(MAHCH_COD)를 샘플링하여 올바른 동기 맨체스터코드(S_MANCH_1)를 생성할 수 있도록 한다.
이를 위해 상기 오차 검출부(20)는 직렬접속된 3개의 D형 플립플롭(FF13-FF15)을 통해 상기 동기 맨체스터코드(S_MANCH_1)를 상기 수신단 클럭신호(CLK_R)로 클럭킹하고, 그 플립플롭(FF13-FF15)에서 각기 출력되는 신호를 낸드게이트(ND11), 인버터(I13), 노아게이트(NGR11), 오아게이트(OR11)를 통해 논리조합하여 출력단 D형 플립플롭(FF16)의 클럭신호(CP)로 공급하며, 이 플립플롭(FF16)의 출력신호(Q)를 상기 수신측 디코더(10)에 있는 멀티플랙서(MUX11)의 선택제어신호(5)로 공급하여 상기 수신단 클럭신호(CLK_R)가 그대로 상기 D형 플립플롭(FF11)의 클럭신호(CP)로 공급되거나, 인버터(111)를 통해 반전된 클럭신호가 공급된다.
이에 따라 그 D형 플립플롭(FF11)은 상기 수신단 클럭신호(CLK_R)의 상승에지에서 비동기 맨체스터코드(MANCH_CGD)를 샘플링하여 제5도의 (다)와 같은 동기 맨체스터코드(S_MANCH_1)를 생성하거나, 그 클럭신호(CLK_R)의 하강에지에서 비동기 맨체스터코드(MANH_COD)를 샘플링하여 제5도의 (라)와 같은 동기 맨체스터 코드(S_MANCH_1)를 생성하게 된다.
상기 수신측 디코더(10)에서 또 하나의 D형 플립플롭(512)는 상기 멀티플렉서(MUX11)에서 출력되는 클럭신호를 클럭신호(CP)로 공급받고 자신의 출력신호(QN)를 입력데이타(D)로 하여 클럭신호를 발생하게 되며, 이 클럭신호와 상기 플립플릅(FF11)의 동기 맨체스터코드(S_MANCH_1)가 익스클루시브 오아게이트(EXOR11)를 통해 배타적오아 연산되어 이로부터 넌리턴제로 수신데이타(NRZ_R_1)가 발생되고, 이는 동기패턴 검출부(30)에서 출력되는 동기패턴인식신호(Sync)에 의해 래치(11)에 래치된다. 또한, 상기 D형 플립플롭(FF12)에서 출력되는 클럭신호가 상기 동기패턴인식신호(Sync)에 의해 래치(12)에 래치되는데, 이 래치된 클럭신호가 동기수신클럭신호(RX_CLK)이다.
또한, 동기패턴 검출부(30)는 상기 익스클루시브 오아게이트(EXOR11)에서 출력되는 넌리턴제로 수신데이타(NRZ_R_1)로 동기패턴을 조사하여 상기 비동기 맨체스터코드(MANCH_COD)가 연속해서 두번 하이로 출력되는 시점을 검출하고 이때, 상기 동기패턴인식신호(Sync)를 하이로 액티브시키고, 이로 인하여 상기 래치(11),(12)에 각각 넌리턴제로 데이타(NRZ_DATA_R)와 동기수신클럭신호(RX_CLK)가 래치되어 LAN 론트롤러 코어블록에 전달된다.
이를 위해 상기 동기패턴 검출부(30)에서는 상기 익스클루시브 모아게이트(EXOR11)에서 출력되는 넌리턴제로 수신데이타(NRZ_R_1)를 직렬접속된 2개의 D형 플립플롭(FF17),(FF18)을 통해 상기 D형 플립플롭(FF12)에서 출력되는 클럭신호로 클럭킹하고, 이 플립플롭(FF17),(FF18)의 클럭신호를 낸드게이트(NDl2)를 통해 낸드조합한 후 인버터(I14)를 통해 반전시켜 입력단자에 전원단자(Vcc)가 연결된 출력단의 D형 플립플롭(FF19)의 클럭신호(CP)로 공급한다.
한편, 맨체스터 코드룰에 따르면 비트 셀의 중앙에서 항상 전이가 발생되는데, 이를 감안하여 데이타충돌 검출부(40)의 어드레스 전이 검출부(42)에서는 그 비트 셀 중앙에서 발생되는 전이를 검출하여 제6도의 (다)와 같은 검출신호를 제1펄스발생기(44)측으로 출력하게 된다.
상기 제1펄스발생기(44)는 재트리거가 가능한 펄스발생기로서 상기 어드레스 전이 검출부(42)측으로부터 전이검출신호가 입력될때 소정의 폭(τ=45ns)을 갖는 펄스를 발생하게 되고, 이를 입력으로 하여 동일 기능을 수행하는 다음단의 제2펄스발생기(45)에서 소정의 폭(τ=45ns)을 갖는 펄스를 발생하게 되며, 이를 입력으로 하여 다음단의 제3펄스발생기(45)에서 소정의 폭(τ=20ns)을 갖는 펄스를 발생하게 되는데, 이 펄스는 비트 셀의 중앙에서의 전이발생 오차(10ns 리드/래그)의 값으로서 이 펄스의 폭내에서 전이가 발생되지 않으면 맨체스터 코드가 깨진 것으로 인식하여 충돌발생신호(ODL)를 로우로 액티브시킨다.
여기서, 멀티플랙서(MUX12)는 상기 제3펄스발생기(46)의 출력신호(Q), 반전출력신호(ON) 중에서 어느 하나를 선택하여 일측 입력단자가 상기 전이 검출부(42)의 출력단에 연결되고 출력단이 상기 제1펄스발생기(44)의 입력단에 연결된 앤드 게이트(AD11)의 타측입력으로 제공하게 되는데, 이의 선택제어신호(5)는 SR래치(43)를 통해 출력되는 캐리어 센스신호(CRS)가 사용되며, 이 캐리어 샌스신호(CRS)는 데이타 전송매체에 맨체스터 코드 신호가 실린 것을 알려주는 신호이다.
상기 충돌발생신호(COL)가 상기 펄스발생기(44-46)의 출력신호(Q)와 상기 SR래치(43)에서 출력되는 제6도의 (라)와 같은 출력신호(QN)을 오아게이트(OR12)를 통해 오아연산한 후 3단의 플립플롭(FF20-FF22)을 통해 출력되도록 하였는데, 이는 하이 상태가 200ns 이상 유지되는 엔드-오브-패킷신호(End-Of-Packet) 발생시 그 충돌발생신호(CDL)가 발생되지 않도록 하기 위함이다.
여기서, 미설명된 제7도 내지 제12도는 본 발명에 의한 맨체스터 디코드 시물레이션 결과 파형도로서, 제7도의 (가) 내지 (타)는 데이타의 첫번째 비트가 하이이고 듀티비가 50%인 경우에 대한 각각의 시물레이션 결과 파형도이고, 제8도의 (가) 내지 (타)는 데이타의 첫번째 비트가 하이이고 듀티비가 60%(워스트 케이스)인 경우에 대한 각각의 시물레이견 결과 파형도이고, 제9도의 (가) 내지 (타)는 데이타의 첫번째 비트가 하이이고 듀티비가 40%(워스트 케이스)인 경우에 대한 각각의 시물레이션 결과 파형도이고, 제10도의 (가) 내지 (타)는 데이타의 첫번째 비트가 로우이고 듀티비가 50%(워스트 케이스)인 경우에 대한 각각의 시물레이션 결과 파형도이고, 제11도의 (가) 내지 (타)는 데이타의 첫번째 비트가 로우이고 듀티비가 60%(워스트 케이스)인 경우에 대한 각각의 시물레이션 결과 파형도이며, 제12도의 (가) 내지 (타)는 데이타의 첫번째 비트가 로우이고 듀티비가 40%(워스트 케이스)인 경우에 대한 각각의 시물레이션 결과 파형도이다.
이상에서 상세히 설명한 바와 같이, 본 발명은 별도의 피엘엘이나 지연소자를 사용하지 않고, 맨체스터 부호화 된 비동기 전송 데이타로부터 수신단의 클럭에 동기된 맨체스터 부호화 된 신호를 생성하고, 비트 셀 중앙에서의 데이타 전이가 발생되는 맨체스터 코드들을 이용하여 데이타 충돌을 검출함으로써 지역 통신망 콘트롤러 수신단 회로를 간단하게 구현할 수 있게 되고, 이에 따라 원가를 절감하고 사용상의 편리함을 제공할 수 있는 효과가 있다.

Claims (5)

  1. 비동기 맨체스터코드(MAHCH_COD)를 수신단 클럭신호(CLK_R)로 샘플링하여 동기 맨체스터코드(S_MANCN_1)를 생성하고, 이를 이용하여 넌리턴제로 데이타(NR2_DATA_R)를 생성하는 수신측 디코더(10)와, 상기 동기 맨체스터코드(S_MANCH_1)를 상기 수신단 클럭신호(CLK_R)로 클럭킹하고 각단의 클럭킹신호를 논리조합하여 그 동기 맨체스터코드(S_MANCN_1)와 그 수신단 클럭신호(CLK_R)의 오차를 검출하는 오차 검출부(20)와, 상기 수신측 디코더(10)에 데이타의 시작점을 알려주기 위하여 그 수신측 디코더(10)에서 출력되는 넌리턴제로 수신데이타(NRZ_R _1)와 동기된 수신 클럭신호를 이용하여 동기패턴인식신호(Sync)를 생성하는 동기패턴 검출부(30)와, 상기 비동기 맨체스터코드(MANCH_COD)와 수신단 클럭신호(CLK_R)를 입력으로 하고, 그 비동기 맨체스터코드(MANCH_CGD)의 비트셀의 중앙에서 전이가 발생되는 맨체스터 코드룰을 이용하여 데이타의 충돌을 검출하는 데이타충돌 검출부(40)로 구성한 것을 특징으로 하는 맨체스터 디코더의 데이타충돌 검출회로.
  2. 제1항에 있어서, 수신측 디코더(10)는 상기 비동기 맨체스터코드(MANCH_COD)를 수신단 클럭신호(CLK_R)로 샘플링하는 플립플롭(FF1)과, 상기 동기패턴인식신호(Sync)의 제어하에 상기 수신단 클럭신호(CLK_R)나 이의 반전된 클럭신호를 선택하여 상기 플립플롭(FF11) 및 자신의 반전출력신호(QN)를 입력데이타로 하는 플립플롭(FF12)의 클럭신호(CP)로 공급하는 멀티플렉서(MUX11)와, 상기 플립플롭(FF11),(FF12)의 출력신호를 배타적오아 연산하여 넌리턴제로 수신데이타(NRZ_R_1)를 생성하는 익스클루시브 오아게이트(EXOR11)와, 상기 동기패턴인식신호(Sync)를 이용하여 상기 익스클루시브 오아게이트(EXOR11), 플핍플롭(FF12)의 출력신호를 래치하여 넌리턴제로 데이타(NRZ_DA,TLR), 동기수신클럭신호(RH_CLK)를 각기 래치하는 래치(11),(12)로 구성한 것을 특징으로 하는 맨체스터 디코더의 데이타충돌 검출회로.
  3. 제1항에 있어서, 오차 검출부(20)는 상기 비동기 맨체스터코드(MANCH_ COD)를 수신단 클럭신호(CLK_R)로 클럭킹하는 3단의 플립플롭(FF13-FF15)과, 상기 플립플롭(FF13-FF15)에서 각기 클럭킹되는 신호를 논리조합하는 낸드게이트(ND11), 인버퍼(113), 노아게이트(NOR11) 및 오아게이트(OR11)와, 상기 논리조합되어 최종단의 오아게이트(OR11)에서 출력되는 신호를 클럭신호(CP)로 하고, 전원단자전압(Vcc)을 입력데이타로 하여 상기 동기패턴인식신호(Sync)를 생성하는 플립플롭(FF16)으로 구성한 것을 특징으로 하는 맨체스터 디코더의 데이타충돌 검출회로.
  4. 제1항에 있어서, 동기패턴 검출부(30)는 상기 넌리턴제로 수신데이타(NRZ_R_1)를 동기된 수신 클럭신호로 클럭킹하는 플립플롭(FF17),(FF18)과, 상기 플립플롭(FF17),(FF18)에서 각기 클럭킹되어 출력되는 신호를 낸드조합하는 낸드게이트(ND12)와, 상기 낸드게이트(ND12)의 출력신호를 반전출력하는 인버터(114)와, 전원단자전압(Vcc)을 입력데이타로 하고, 상기 인버터(114)의 출력신호를 클럭신호로 하여 동기패턴인식신호(Sync)를 생성하는 플립플롭(FF18)으로 구성한 것을 특징으로 하는 맨체스터 디코더의 데이타충돌 검출회로.
  5. 제1항에 있어서, 데이타충돌 검출부(40)는 상기 비동기 맨체스터코드(MANCH_COD)를 캐리어 센스신호(CRS)로 래치하는 래치(41)와, 상기 래치(41)의 출력신호를 근거로 하여 비트 셀 중앙에서 발생되는 어드레스 전이를 검출하는 어드레스 전이 검출부(42)와, 상기 어드레스 전이 검출부(42)의 출력신호를 공급받아 소정의 폭을 갖는 펄스를 순차적으로 발생하는 3단의 펄스발생기(44-46)와, 상기 펄스발생기(44-46)에서 출력되는 각각의 신호를 오아연산하는 오아게이트(OR12)와, 상기 오아게이트(OR12)의 출력신호를 근거로 맨체스터 코드의 충돌여부를 검출하여 충돌발생신호(COL)를 발생하는 3단의 플립플롭(FF20-FF22)로 구성한 것을 특징으로 하는 맨체스터 디코더의 데이타충돌 검출회로.
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