KR0177402B1 - 반도체 메모리 칩의 내부회로 보호회로 - Google Patents

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Abstract

본 발명은 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자에 연결되어 형성되는 반도체 메모리 칩의 내부회로 보호회로에 있어서, 출력은 입력단자의 입력선에 연결되고, 입력은 접지되는 엔 채널 보호다이오드와, 입력단자의 입력선에 연결되는 프로그램전압 감지부와, 프로그램전압 감지부의 출력이 입력되는 제1인버터와, 입력단자의 입력선에 연결되는 비휘발성 기억소자와, 비휘발성 기억소자의 출력이 입력되는 상승 에이지검출기와, 제1인버터의 출력이 셋트단으로 입력되고, 상승 에이지검출기의 출력이 리셋트단으로 입력되는 래치부와, 래치부의 출력이 입력되는 제2인버터와, 제2인버터의 출력이 입력되는 제3인버터와, 제2인버터의 출력이 엔모스트랜지스터의 게이트전극으로 입력되고, 제3인버터의 출력이 피모스트랜지스터의 게이트전극으로 입력되며, 공통 드레인전극은 상기 엔 채널 보호다이오드와, 프로그램전압 감지부 사이의 입력선에 연결되는 트랜스미션 트랜지스터와, 트랜스미션 트랜지스터의 공통 소오스전극이 출력측에 연결되고, 입력측은 구동전압이 인가되는 피 채널 보호다이오드를 포함하여 이루어진다.

Description

반도체 메모리 칩의 내부회로 보호회로
제1도는 종래의 반도체 메모리 칩의 내부회로 보호회로의 일실시예를 도시한 회로도 및 타이밍도.
제2도는 본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로의 일실시예를 도시한 회로도 및 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 오티피 11,21 : 제1입력단자
12,22 : 제2입력단자 13,23 : 제3입력단자
14,24 : 제4입력단자 15,25 : 제5입력단자
21-1 : 프로그램전압 감지부 21-2 : 비휘발성 기억소자
21-3 : 상승 에이지검출기 21-4 : 래치부
Dn,D'n : 엔 채널 보호다이오드 Dp,D'p : 피 채널 보호다이오드
TTR : 트랜스미션 트랜지스터 EPR : 이피롬소자
TMN : 트랜스미션 트랜지스터의 앤모스 트랜지스터
TMP : 트랜스미션 트랜지스터의 피모스 트랜지스터
TD : 트랜스미션 트랜지스터의 공통 드레인전극
TS : 트랜스미션 트랜지스터의 공통 소오스전극
본 발명은 반도체 메모리 칩(memory chip)의 내부회로 보호회로에 관한 것으로, 특히 반도체 메모리 칩의 내부회로에 저장된 프로그램(program)을 위한 전원을 공급하는 프로그램 전원공급단과, 프로그램의 쓰기(write) 또는 검증(verify), 읽기(read) 등을 위한 정상신호(normal signal)가 입력되는 신호입력단으로써 겸용으로 사용되는 입력단자를 통하여 인가되는 고전압 및 과전류에 대하여, 입력단자와 연결된 내부회로가 보호될 수 있도록 하는 것에 적당하도록 한 반도체 메모리 칩의 내부회로 보호회로에 관한 것이다.
반도체 기억소자에 있어서, 이피롬(EPROM; errasable and programable read only memory)셀(cell)은 마스크롬(MROM; mask read only memory)셀과는 달리 고전압을 게이트전극에 인가하면 프로그램이 가능하고 자외선을 쬐면 프로그램이 소거되는 롬(ROM)소자이고, 반도체 메모리 칩에 있어서는 이피롬셀이 엠씨유(MCU; micro controller unit)에 윈도우(window)없이 패키지(package)화된 칩을 오티피(OTP; one time programable) 칩이라고 한다.
그리고 오티피 칩은 램(RAM; random acess memory)소자와, 이피롬소자와, 중앙처리장치(CPU; central processing unit)와, 직렬입출력장치(SIO; series input/output interface controller) 등이 내장되며, 다수의 입력단자가 외부에 형성되고, 각각의 입력단자의 입력선에는 내부회로를 보호하기 위한 보호회로가 연결된다.
제1도는 종래의 반도체 메모리 칩의 내부회로 보호회로의 일실시예를 도시한 회로도 및 타이밍(timing)도로서, 제1도의 (a)는 종래의 반도체 메모리 칩의 내부회로 보호회로의 일실시예인 오티피 칩의 입력단자와 연결되는 내부회로를 보호하기 dln한 보호회로를 도시한 회로도이고, 제1도의 (b)는 제1도의 (a)도에서 예시된 오티피 칩에서 입력단자의 동작을 설명하기 위한 타이밍도이다. 이하 첨부된 도면을 참고로 종래의 반도체 메모리 칩의 내부회로 보호회로의 구성 및 동작을 개략적으로 설명하면 다음과 같다.
종래의 반도체 메모리 칩의 내부회로 보호회로의 일실시예로서 제시된 오티피 칩(10)의 내부회로 보호회로에서는 제1도는 (a)와 같이, 프로그램을 위한 전원(Vpp)이 공급되는 프로그램 전원공급단과 쓰기 또는 검증, 읽기 등을 위한 정상신호(P1)이 입력되는 신호입력단이 겸용으로 사용되는 제1입력단자(11)와, 어드레스(address)(add)가 입력되는 어드레스단과 정상신호(Ri(i=1,2…n))가 입력되는 신호입력단이 겸용으로 사용되며, 그 입력이 내무 데이타 버스(data bus)로 입력되는 제3입력단자(13)와, 채널 인에이블(channel enable)(CE)단과 정상신호(P2)가 입력되는 신호입력단이 겸용으로 사용되며, 입력이 오티피 칩의 내부 채널 인에이블신호로 입력되는 제4입력단자(14)와, 출력 인에이블(output enable)(OE)단도 각각 정상신호(P3)가 입력되는 신호입력단이 겸용으로 사용되며, 그 입력이 오티피 칩의 내부 출력 인에이블신호의 입력으로 입력되는 제5입력단자(15)를 포함하여 이루어지고, 각각의 입력단자와 연결되는 내부회로 보호회로는 우선, 제1입력단자의 입력선에 출력단이 병렬접속되고 입력단은 접지(ground)되는 엔 채널 보호다이오드(n-channel protection diode)(Dn)과, 제2, 제3, 제4, 제5입력단자에서 각각의 입력단자에 연결된 내부회로를 보호하기 위한 내부회로 보호회로는 각각의 입력선에 출력단이 병렬접속되고 출력단에는 구동전압(VDD)이 인가되는 피 채널 보호다이오드(p-channel protection diode)(Dp)와, 입력선에 출력단이 병렬접속되고 입력단은 접지되는 엔 채널 보호다이오드(Dn)로 이루어진다.
이때, 피 채널 보호다이오드는 정상전압보다 높은 과전압에 대하여 오티피 칩에서 각각의 입력단자와 연결된 내부회로를 보호하기 위해 형성된 것이고, 엔 채널 보호 다이오는 역 포화전압 및 포화전류에 대하여 각각의 입력단자와 연결된 내부회로를 보호하기 위해 형성되는 것이다.
이하 종래의 반도체 메모리 칩의 일실시예인 오티피 칩에 있어서, 각각의 입력단자의 동작을 제1도의 (b)도에 도시된 타이밍도를 참고하여 개략적으로 설명하면 다음과 같다.
종래의 반도체 메모리 칩인 오티피 칩에 있어서, 우선 블랭크(blank)상태에서는 제1입력단자를 통하여 정상전압 즉, 5볼트(volt)가 인가되고, 제2입력단자에서는 어드레스가 입력되며, 제3입력단자에서는 초기 데이타가 출력되고, 제4입력단자에서는 채널 인에이블신호로서 '하이(high)'의 신호가 입력되며, 제5입력단자에서는 출력 인에이블신호로서 '로우(low)'의 신호가 입력되고, 오티피 칩에 내장된 이피롬셀은 프로그램이 되지 않은 상태(not programed)이다.
그리고 프로그램 쓰기(program write)상태에서는 제1입력단자에서 고전압 즉, 약 12.5볼트가 인가되고, 제2입력단자에서는 어드레스가 입력되며, 제3입력단자에서는 데이타가 입력되고, 제4입력단자에서는 채널 인에이블신호로서 '로우'의 신호가 입력되며, 제5입력단자에서는 출력 인에이블신호로서 '하이'의 신호가 입력되고, 오티피 칩에 내장된 이피롬셀은 프로그램이 진행중인 상태이다.
또한 프로그램 검증(program verify) 상태에서는 제1입력단자에서 고전압 즉, 약 12.5볼트가 인가되고, 제2입력단자에서는 어드레스가 입력되며, 제3입력단자에서는 프로그램된 데이타가 출력되고, 제4입력단자에서는 채널 인에이블신호로서 '하이'의 신호가 입력되며, 제5입력단자에서는 출력 인에블신호로서 '로우'의 신호가 입력되고, 오티피 칩에 내장된 이피롬셀은 프로그램이 된 상태이다.
그리고 프로그램 읽기(program read)상태에서는 제1입력단자에서 정상전압 즉, 5볼트가 인가되고, 제2입력단자에서는 어드레스가 입력되며, 제3입력단자에서는 프로그램된 데이타가 출력되고, 제4입력단자에서는 채널 인에블신호로서 '하이'의 신호가 입력되며, 제5입력단자에서는 출력 인에블신호로서 '로우'의 신호가 입력되고, 오티피 칩에 내장된 이피롬셀은 프로그램이 된 상태이다.
즉, 종래의 반도체 메모리 칩의 내부회로 보호회로에 있어서는, 반도체 메모리 칩의 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자에 대해서는 역 포화전압 및 포화전류에 대한 보호회로만을 형성하고 있으며, 그 외의 입력단자에는 고전압 및 과전류 그리고 역 포화전압 및 포화전류에 대한 내부회로 보호회로가 동시에 형성된다.
그러나 종래의 반도체 메모리 칩의 내부회로 보호회로에서, 오티피 칩과 같은 반도체 메모리 칩의 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자에 고전압 및 과전류에 대한 보호 수단이 없이 보호회로를 구성하면, 프로그램이 완료된 오티피 칩 등의 반도체 메모리 칩을 사용자가 꾸민 보드(board)에 장착시켜 동작시킬때에 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자를 통하여 외부 기계장치 또는 신체와의 접촉에 의해 발생되는 정전기 등에 의한 고전압 및 과전류가 인가 또는 입력되어 그 입력단자와 연결되는 내부회로가 손상을 입게 되고, 이로 인하여 오티피 칩과 같은 반도체 메모리 칩의 오동작이 유발되는 문제가 발생되었다.
본 발명은 이러한 문제를 해결하기 위하여 안출된 것으로, 반도체 메모리 칩의 내부회로 보호회로에 있어서, 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 tkdydehkl는 입력단자와 연결되는 내부회로가 고전압 및 과전류에 대해서도 효과적으로 보호될 수 있도록 하는 것이 그 목적이다.
본 발명은 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자에 연결되어 형성되는 반도체 메모리 칩의 내부회로 보호회로에 있어서, 출력은 입력단자의 입력선에 연결되고, 입력은 접지되는 엔 채널 보호다이오드와, 입력단자의 입력선에 연결되는 프로그램전압 감지부와, 프로그램전압 감지부의 출력이 입력되는 제1인버터(inverter)와, 입력단자의 입력선에 연결되는 비휘발성 기억소자와, 비휘발성 기억소자의 출력이 입력되는 상승 에이지검출기(edge detecter)와, 제1인버터의 출력이 셋트(set)단으로 입력되고, 상승 에이지검출기의 출력이 리셋트(reset)단으로 입력되는 래치(latch)부와, 래치부의 출력이 입력되는 제2인버터와, 제2인버터의 출력이 입력되는 제3인버터와, 제2인버터의 출력이 엔모스트랜지스터(NMOS transistor)의 게이트(gate)전극으로 입력되고, 제3인버터의 출력이 피모스트랜지스터(PMOS transistor)의 게이트전극으로 입력되며, 공통 드레인(drain)전극은 엔 채널 보호다이오드와, 프로그램전압 감지부 사이의 입력선에 연결되는 트랜스미션 트랜지스터(transmission transistor)와, 트랜스미션 트랜지스터의 공통 소오스(source)전극이 출력측에 연결되고, 입력측은 구동전압이 인가되는 피 채널 보호다이오드를 포함하여 이루어진다.
제2도는 본 발명에 의한 의 내부회로 보호회로의 일실시예를 도시한 회로도 및 타이밍도로서, 제2도의 (a)는 본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로의 일실시예인 오티피 칩의 입력단자와 연결되는 내부회로를 보호하기 위한 보호회로를 도시한 회로도이고, 제2도의 (b)는 제2도의 (a)에서의 프로그램전압 감지부의 일실시예를 도시한 회로도이며, 제2도의 (c)는 제2도의 (a)도에서 예시된 오티피 칩에서 입력단자의 동작과, 내부회로 보호회로의 동작을 설명하기 위한 타이밍도이다. 이하 첨부된 도면을 참고로 본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로의 구성 및 동작을 설명하면 다음과 같다.
본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로의 일실시예로서 제시된 오티피 칩(20)의 내부회로 보호회로에서는 제2도의 (a)에 도시된 바와 같이, 프로그램을 위한 전원(V'pp)이 공급되는 프로그램 전원공급단과 쓰기 또는 검증, 읽기 등을 위한 정상신호(P'1)이 입력되는 신호입력단이 겸용으로 사용되는 제1입력단자(21)의 내부회로로서 출력은 제1입력단자의 입력선에 연결되고, 입력은 접지되는 엔 채널 보호다이오드(D'n)와, 제1입력단자의 입력선에 연결되는 프로그램전압 감지부(21-1)와, 프로그램전압 감지부의 출력이 입력되는 제1인버터(I1)와, 제1입력단자의 입력선에 연결되는 비휘발성 기억소자(21-2)와, 비휘발성 기억소자의 출력이 입력되는 상승 에이지검출기(21-3)와, 제1인버터의 출력이 셋트단으로 입력되고, 상승 에이지검출기의 출력이 리셋트단으로 입력되는 래치부(21-4)와, 래치부의 출력이 입력되는 제2인버터(I2)와, 제2인버터의 출력이 입력되는 제3인버터(I3)와, 제2인버터의 출력이 엔모스트랜지스터(TMN)의 게이트전극으로 입력되고, 제3인버터의 출력이 피모스트랜지스터(TMP)의 게이트전극으로 입력되며, 공통 드레인전극(TD)은 엔 채널 보호다이오드와 프로그램전압 감지부 사이의 입력선에 연결되는 트랜스미션 트랜지스터(TTR)와, 트랜스미션 트랜지스터의 공통 소오스전극(TS)이 출력측에 연결되고 입력측은 구동전압(VDD')이 인가되는 피 채널 보호다이오드(D'p)를 포함하여 이루어지며, 어드레스(add')가 입력되는 어드레스단과 정상신호(R'1(i=1,2…n))이 입력되는 신호입력단이 겸용으로 사용되며, 그 입력이 내부 어드레스 버스로 입력되는 제2입력단자(22)와, 데이타(data')가 입출력되는 데이타단과 정상신호(Q'j(j=1,2…n))가 입력되는 신호입력단이 겸용으로 사용되며, 그 입력이 내부 데이타 버스로 입력되는 제3입력단자(23)와, 채널 인에이블(CE')단과 정상신호(P'2)가 입력되는 신호입력단이 겸용으로 사용되며, 그 입력이 오티피 칩의 내부 채널 인에이블신호로 입력되는 제4입력단자(24)와, 출력 인에이블(OE')단도 각각 정상신호(P'3)가 입력되는 신호입력단이 겸용으로 사용되며, 그 입력이 오티피 칩의 내부 출력 인에이블신호의 입력으로 입력되는 제5입력단자(25)에서는 각각의 입력선에 병렬접속된 엔 채널 보호다이오드(D'n)와 피 채널 보호다이오드(D'p)로 이루어진다.
이대, 비휘발성 기억소자(21-2)는, 제1입력단자(21)의 입력단에 연결되는 제어게이트전극(control gate)과, 구동전압(VDD')이 부하저항(RL)을 통하여 인가되는 드레인전극과, 접지되는 소오스전극을 구비하여 이루어지고, 드레인전극의 출력은 상승 에이지검출기(21-3)로 입력되는 이피롬소자(EPR)로 형성하며, 래치부(21-4)는 제1인버터(I1)의 출력이 일측 입력단으로 입력되고, 출력은 제2인버터(I2)의 입력단으로 입력되는 제1노아 논리게이트(NOR1)와, 상승 에이지검출기의 출력이 일측 입력단으로 입력되고, 다른 측의 입력단에는 제1노아 논리게이트의 출력이 입력되며, 출력은 제1노아 논리게이트의 다른 측의 입력단으로 입력되는 제2노아 논리게이트(NOR2)로 이루어지며, 상승 에이지검출기(21-3)는 비휘발성 기억소자(21-2)의 출력이 일측 입력단으로 입력되고, 출력은 래치부(21-4)의 리셋트단으로 입력되는 앤드 논리게이트(AND)와, 비휘발성 기억소자의 출력이 입력되고, 출력은 앤드 논리게이트의 다른 측 입력단으로 입력되는 제4인버터(I4)로 이루어진다.
그리고 제1입력단자와 연결되는 내부회로를 보호하기 위한 보호회로에서, 프로그램전압 감지부(21-1)는 제2도의 (b)에 도시된 바와 같이, 제1입력단자(21)의 입력선에 연결되는 피모스트랜지스터(MP)와, 소오스전극이 접지되는 엔모스트랜지스터(MN)가 공통 드레인전극을 가지면서 형성되고, 피모스트랜지스터의 게이트전극과 엔모스트랜지스터의 게이트전극에는 구동전압(VDD')이 인가되고, 공통 드레인전극의 출력이 제1인버터(I1)로 입력되어서, 제1입력단자를 통하여 정상전압이 인가되면, '로우'의 신호를 출력하고, 제1입력단자를 통하여 정상전압 이상의 전압이 인가되면 '하이'의 신호를 출력하는 것을 특징으로 한다.
이하 본 발명에 의한 반도체 메모리 칩의 일실시예인 오티피 칩에 있어서, 제1입력단자의 동작을 제2도의 (c)도에 도시된 타이밍도를 참고하여 개략적으로 설명하면 다음과 같다.
본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로에서 반도체 메모리 칩의 블랭크 상태에서는 제1입력단자를 통하여 정상전압인 5볼트의 전압이 인가됨에 따라 프로그램전압 감지부의 출력은 '로우'의 값을 갖고, 다라서 제1인버터의 출력은 '하이'의 값을 갖으며, 또한 비휘발성 기억소자인 이피롬소자가 프로그램이 되지 않은 상태이므로 이피롬소자의 출력은 '로우'의 값을 갖게 되므로, 래치부의 셋트단에는 '하이'의 신호가 입력되고, 리셋트단에는 이피롬소자의 출력이 상승 에이지검출기를 통하여 '로우'의 신호가 입력되고, 래치부의 출력신호는 제2인버터를 통하여 '하이'신호로 출력되어 트랜스미션 트랜지스터를 '온(on)'시키므로, 피 채널 보호다이오드는 제1입력단자의 입력선과 연결된다.
그리고 프로그램 쓰기와 검증의 상태에서는 제1입력단자를 통하여 정상전압보다 높은 12.5볼트의 전압이 인가됨에 따라 프로그램전압 감지부의 출력은 '하이'의 값을 갖고, 따라서 제1인버터의 출력은 '로우'의 값을 갖으면서 래치부의 셋트단으로 입력되고, 또한 이피롬소자는 프로그램이 되어 출력은 '하이'의 값을 갖게 된다.
이때, 비휘발성기억소자인 이피롬소자의 출력이 입력되는 상승 에이지 검출기는 짧은 펄스의 '하이'값을 출력시키고, 이 값은 래치부의 리셋트단으로 입력되어 '하이'의 신호로 출력되고, 이 값은 제2인버터에 입력되어 '로우'의 값으로 출력됨에 따라 트랜스미션 트랜지스터를 '오프(off)'시키므로, 피 채널 보호다이오드는 제1입력단자의 입력선과 차단된다.
그리고 프로그램 읽기 상태에서는 제1입력단자를 통하여 정상전압 즉, 5볼트의 전압이 인가되므로, 프로그램전압 감지부의 출력은 '로우'의 값을 갖고, 따라서 제1인버터의 출력은 '하이'의 값을 갖으면서 래치부의 셋트단으로 입력되고, 또한 이피롬소자는 프로그램이 되어 출력은 '하이'의 값을 갖게 됨에 따라 상승 에이지 검출기에서는 짧은 펄스의 '하이'값이 출력되고, 이 값은 래치부의 리셋트단으로 입력됨에 따라 래치부에서는 '하이'의 신호를 출력하고, 이 값은 제2인버터를 통하여 '하이'신호로 출력되어 트랜스미션 트랜지스터를 '온'시키므로, 피 채널 보호다이오드는 제1입력단자의 입력선과 연결된다.
그리고 제2, 제3, 제4, 제5의 입력단자에 연결된 내부회로를 보호하기 위한 내부회로 보호회로의 동작은 종래의 기술에서 언급한 바와 같다.
즉, 본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로에서, 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자와 연결된 내부회로를 보호하기 위한 내부회로 보호회로는 반도체 메모리 칩에서 프로그램의 쓰기 및 검증 상태에서 피 채널 보호다이오드와 입력단자의 입력선이 차단되도록, 즉 피 채널 보호다이오드가 '오프'되도록 하여 내부 프로그램에 정상전압보다 높은 12.5볼트를 인가할 수 있고, 또한 블랭크 및 프로그램 읽기의 상태에서는 피 채널 보호다이오드가 입력단자의 입력선에 연결되도록, 즉 피 채널 보호다이오드가 '온'되도록 하여 사용자가 설계한 보드에 장착된 반도체 메모리 칩에 대하여 외부에서 발생된 고전압 및 과전류에 대해서 내부회로가 보호된다.
본 발명에 의한 반도체 메모리 칩의 내부회로 보호회로에서는 비휘발성 기억소자 및 래치부, 인버터 등을 이용한 간단한 회로구성으로 반도체 메모리 칩의 프로그램 쓰기 및 검증시에 내부 프로그램전원에 정상전압보다 높은 전압을 인가할 수 있고, 또한 블랭크 및 프로그램의 읽기상태에서는 기계장치 및 사람의 손에 의한 정전기 등에 의해 발생되는 고전압, 과전류에 대하여 내부회로가 보호되며, 이로 인하여 반도체 메모리 칩의 동작의 신뢰성이 향상된다.

Claims (5)

  1. 프로그램을 위한 프로그램 전원공급단과 정상신호가 입력되는 신호입력단이 겸용으로 사용되는 입력단자에 연결되어 형성되는 반도체 메모리 칩의 내부회로 보호회로에 있어서, 출력은 입력단자의 입력선에 연결되고, 입력은 접지되는 엔 채널 보호다이오드와, 상기 입력단자의 입력선에 연결되는 프로그램전압 감지부와, 상기 프로그램전압 감지부의 출력이 입력되는 제1인버터와, 상기 입력단자의 입력선에 연결되는 비휘발성 기억소자와, 상기 비휘발성 기억소자의 출력이 입력되는 상승 에이지검출기와, 상기 제1인버터의 출력이 셋트단으로 입력되고, 상기 상승 에이지검출기의 출력이 리셋트단으로 입력되는 래치부와, 상기 래치부의 출력이 입력되는 제2인버터와, 상기 제2인버터의 출력이 입력되는 제3인버터와, 상기 제2인버터의 출력이 엔모스트랜지스터의 게이트전극으로 입력되고, 상기 제3인버터의 출력이 피모스트랜지스터의 게이트전극으로 입력되며, 공통 드레인전극은 상기 엔 채널 보호다이오드와, 상기 프로그램전압 감지부 사이의 상기 입력선에 연결되는 트랜스미션 트랜지스터와, 상기 트랜스미션 트랜지스터의 공통 소오스전극이 출력측에 연결되고, 입력측은 구동전압이 인가되는 피 채널 보호다이오드를 포함하여 이루어지는 반도체 메모리 칩의 내부회로 보호회로.
  2. 제1항에 있어서, 상기 프로그램전압 감지부는, 상기 입력단자의 입력선에 연결되는 피모스트랜지스터와, 소오스전극이 접지되는 엔모스트랜지스터가 공통 드레인전극을 가지면서 형성되고, 상기 피모스트랜지스터의 게이트전극과 상기 엔모스트랜지스터의 게이트전극에는 구동전압이 인가되고, 상기 공통드레인전극의 출력이 상기 제1인버터의 입력으로 연결되어서, 상기 입력단자를 통하여 정상전압이 인가되면, '로우'의 신호를 출력하고, 상기 입력단자를 통하여 정상전압 이상의 전압이 인가되면 '하이'의 신호를 출력하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 칩의 내부회로 보호회로.
  3. 제1항에 있어서, 상기 비휘발성 기억소자는, 상기 입력선에 연결되는 제어게이트전극과, 구동전압이 부하저항을 통하여 인가되는 드레인전극과, 접지되는 소오스전극을 구비하여 이루어지고, 상기 드레인전극의 출력은 상기 상승 에이지검출기로 입력되는 이피롬소자인 것을 특징으로 하는 반도체 메모리 칩의 내부회로 보호회로.
  4. 제1항에 있어선, 상기 래치부는, 상기 제1인버터의 출력이 일측 입력단으로 입력되고, 출력은 상기 제2인버터의 입력단으로 입력되는 제2노아 논리게이트와, 상기 상승 에이지검출기의 출력이 일측 입력단으로 입력되고, 다른 측의 입력단에는 상기 제1노아 논리게이트의 출력이 입력되며, 출력은 상기 제1노아 논리게이트의 다른 측의 입력단으로 입력되는 제2노아 논리게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 칩의 내부회로 보호회로.
  5. 제1항에 있어선, 상기 상승 에이지검출기는, 상기 비휘발성 기억소자의 출력이 일측 입력단으로 입력되고, 출력은 상기 래치부의 리셋트단으로 입력되는 앤드 논리게이트와, 상기 비휘발성 기억소자의 출력이 입력되고, 출력은 상기 앤드 논리게이트의 다른 측 입력단으로 입력되는 인버터로 이루어지는 것을 특징으로 하는 반도체 메모리 칩의 내부회로 보호회로.
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