KR0172388B1 - 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야;

본 발명은 불휘발성 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제;

셀 전류를 최대화하고 비트라인의 캐패시턴스를 최소화하여 고속 동작이 가능한 낸드형 불휘발성 반도체 메모리 장치를 제공함에 있다.

3. 발명의 해결방법의 요지;

채널이 직렬로 접속된 다수개의 메모리 셀들의 일측과 공통소오스라인 사이에 상기 메모리 셀들을 선택하기 위한 증가형 트랜지스터와 공핍형 트랜지스터를 직렬로 접속하고, 상기 메모리 셀들의 타측과 제1비트라인 사이에 증가형 트랜지스터를 직렬로 접속한 제1낸드 셀 유닛과, 상기 메모리 셀들의 일측과 상기 공통소오스라인 사이에 상기 메모리 셀들을 선택하기 위한 공핍형 트랜지스터와 증가형 트랜지스터를 직렬로 접속하고, 상기 메모리 셀들의 타측과 제2비트라인 사이에 증가형 트랜지스터를 직렬로 접속한 제2낸드 셀 유닛이 반복되는 한 쌍을 형성함을 특징으로 한다.

4. 발명의 중요한 용도;

고속의 메모리 장치에 적합하게 사용된다.

Description

불휘발성 반도체 메모리 장치

제1도는 종래 기술의 실시예 1에 따라 구성된 비트라인 구조에 대한 등가회로도.

제2도는 종래 기술의 실시예 2에 따라 구성된 폴디드 비트라인 구조에 대한 등가회로도.

제3도는 제2도에 대한 평면도.

제4도는 본 발명에 따라 구성된 폴디드 비트라인 구조에 대한 등가회로도.

제5도는 제4도에 대한 평면도.

제6도는 종래기술과 본 발명에 따라 비트라인에 인가되는 리드전압의 비교 그래프.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 반도체 메모리 장치에 관한 것이다.

고밀도의 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치(이하 EEPROM이라 칭함)의 셀 구조는 노아(NOR)형과 낸드(NAND)형으로 크게 구별되며, 노아형구조는 고집적화에 불리한 반면 큰 셀전류로 고속화가 용이한 장점이 있고, 낸드형 구조는 고집적화가 유리한 장점이 있으나 셀 전류가 적어 고속화에 불리한 점이 있다. 상기한 통상적인 낸드형 셀 구조는 Symp. on VLSI Technoolgy Dig Tech. Papers, 1988, 페이지 33∼34.에 도시되어 있으며 다수의 메모리 셀들과 선택 트랜지스터가 비트라인 B/L과 공통소오스라인 CSL 사이에 직렬 연결되어 1개의 스트링을 형성하고 있다.

제1도는 종래 기술의 실시예 1에 따라 구성된 메모리 셀 어레이 중 낸드 유닛의 등가회로도이다.

낸드 셀 유닛 NC1은 제1선택트랜지스터 ST1의 소오스와 제2선택트랜지스터 ST2이 드레인 사이에 채널들이 직렬로 접속된 8개의 메모리 셀들 M1∼M8로 구성되어 있다. 상기 낸드 셀 유닛 NC1의 상기 제1선택트랜지스터 ST1의 드레인은 비트라인 B/L1에 접속된다. 낸드 셀 유닛 NC1의 상기 제2선택트랜지스터 ST2의 소오스는 공통소오스라인 CSL에 접속된다. 또한 낸드 셀 유닛 NC2도 상기 낸드 셀 유닛 NC1과 동일한 회로도로 구성된다. 상기 낸드 셀 유닛들 NC1, NC2와 접속된 공통소오스라인 CSL은 상기 비트라인들 및 워드라인들과 절연된다. 상기 제1선택트랜지스터들 ST1이 제어게이트들, 메모리셀들 M1∼M8의 게이트들 및 제2선택트랜지스터들 ST2 제어게이트들은 제1선택라인 SSL, 워드라인들 W/L1∼W/L8 및 제2선택라인 GSL과 각각 접속된다.

한편, 메모리 셀 사이즈의 축소와 저전압화에 따른 셀 전류의 감소 및 마이크로프로세서의 고성능화에 따른 불휘발성 반도체 메모리에 대한 고속화의 요구에 대응하기 위한 종래 기술로는 비트당 두 개의 선택트랜지스터를 갖도록 하는 기술 또는 버스트(Burst) 모드 메모리 구조에 의한 기술이 1989년, ISSCC Dig. Tech. papers, 페이지 40∼41 참조에 있으나 큰 칩 사이즈 및 큰 직류전류가 소모되는 단점을 갖는다.

이를 개선하기 위한 또 다른 종래 기술로, 디램(DRAM)에서 적용되는 폴디드 비트라인 구조에 의한 고속 센싱개념을 노아형 EEPROM에 적용한 분할된(Divided) 비트라인방법 1990년 Symp. on VLSI Circuits Dig. Tech. papers, 페이지 39∼40 참조에 있으나 각 컬럼에 위치한 전송 게이트의 디코딩 및 타이밍이 복잡한 단점이 있다.

제2도는 종래 기술의 실시예 2에 따라 구성된 폴디드 비트라인 동작이 가능한 낸드 셀의 등가회로도이다.

제2도에 도시된 등가회로도는 제1도에 도시된 낸드 셀 유닛의 두 비트라인 중 하나의 비트라인만을 선택하기 위하여, 상기 선택트랜지스터 ST1이 하나만 필요하던 것이 각 비트라인마다 두 개의 선택트랜지스터가 필요하게 되었다.

제2도에 도시된 낸드 셀 유닛 NC3, NC4는 각기 세 개의 선택트랜지스터 ST1∼ST3를 가진다. 상기 낸드 셀 유닛 NC3는 낸드 셀 유닛을 선택하기 위한 공핍형 트랜지스터 ST1가 증가형 ST2와 그라운드를 선택하기 위한 증가형 트랜지스터 ST3를 가진다. 그리고 상기 낸드 셀 유닛 NC4는 낸드 셀 유닛을 선택하기 위한 트랜지스터를 증가형 트랜지스터 ST1과 공핍형 트랜지스터 ST2를 가지고 증가형 트랜지스터 ST3을 가진다.

제3도는 제2도에 대한 평면도를 도시한 도면이다.

도면 중 활성화 영역 AA와 빗금친 플로팅 게이트 PG와, 점선으로 그려진 공핍영역 DA와, 비트라인 B/L과 상기 선택트랜지스터 ST1의 드레인영역과의 접속을 위한 콘택영역 CT가 도시되어 있는데 상세한 설명은 공지되어 있으므로 생략한다.

제2도와 제3도를 참조하여 동작을 설명하면, 상기 낸드 셀 유닛 NC1이 선택됐을 경우 리드(Read) 동작원리는 공통소오스라인 CSL에는 0V가 인가되고, 선택된 비트라인 B/L1 및 인접한 한 개의 비선택된 비트라인 B/L2에는 0V 이상의 리드전압이 인가되고, 선택된 워드라인 W/L에는 0V가 인가되고, 비선택된 워드라인 W/L에는 VCC가 인가되며, 선택된 낸드 셀 유닛 NC1에 있는 증가형 선택트랜지스터 ST2의 게이트에는 전원전압이 인가되고, 공핍형 선택트랜지스터 ST1의 게이트에는 0V가 인가되어, 비트라인 B/L1에 인가된 리드전압이 메모리 셀로 전달되고 인접한 비선택된 비트라인 B/L2이 비선택된 낸드 셀 유닛 NC4는 상기 선택트랜지스터들 ST1, ST2의 배치와 반대로 되어 비선택된 비트라인 B/L2에 인가된 리드전압이 메모리 셀로 전달되지 않도록 하여 플립-플롭형의 전압감지증폭기를 갖는 폴디드 비트라인 구조의 고속 동작이 수행된다.

한편, 상기 메모리 셀들 M1∼M8을 프로그램하기 전에 이들 메모리 셀들 M1∼M8은 소거되지 않으면 안된다. 메모리 셀들 M1∼M8의 소거는 반도체 기판에 소거전압 예컨대 약 20볼트를 인가하고, 상기 메모리 셀들 M1∼M8의 제어게이트들과 접속된 워드라인 W/L1∼W/L8 상에 0볼트를 인가하는 것에 의해 행해진다. 그러면 전자들의 파울러 노다임(Fowler-Nordheim) 터널링에 의해 상기 메모리 셀들 M1∼M8의 플로팅 게이트들로부터 방출되고 상기 메모리 셀들 M1∼M8 공핍형 트랜지스터들로 된다. 소거된 메모리 셀들은 데이터 0을 갖는다고 가정한다.

상기 소거동작 후 프로그램이 행해지는데, 예를 들어 메모리 셀 M1이 프로그램된다고 가정한다. 비트라인 B/L1과 접속된 데이터 래치는 0V를 상기 비트라인 B/L1상에 제공한다. 제1 및 제2선택라인 SSL1, SSL2상에 전원전압이 제공되고, 선택된 워드라인 W/L1상에 프로그램전압 예컨대 약 18볼트가 제공되며, 비선택적 워드라인 W/L2∼W/L8상에 패스전압 예컨대 약 10볼트가 제공되고, 반도체 기판으로 0볼트가 인가된다. 그러면 메모리 셀 M1의 플로팅 게이트로 전자들이 파울러 노다임 터널링에 의해 축적되고, 상기 메모리 셀 M1은 증가형 트랜지스터로 변경된다. 이와 같이 프로그램된 메모리 셀 M1은 데이터 1을 갖게 된다.

그러나 전술한 종래 기술은 폴디드 비트라인 구조를 구현하기 위해, 낸드 셀 유닛을 선택하는 증가형 및 공핍형 선택트랜지스터 ST1, ST2를 비트라인 B/L과 메모리 셀 M1 사이에 배치함으로써, 발생되는 문제점을 두 가지로 구분하여 설명할 것이다.

첫째, 리드 동작시 선택된 낸드 셀 유닛에 해당하는 공핍형 트랜지스터 ST1의 게이트에는 0V가 인가되어 상기 공핍형 트랜지스터 ST1은 포화영역에서 동작하기 때문에 비트라인 B/L에 인가된 리드 전압이 모두 전달되지 못하고 상기 공핍형 트랜지스터 ST1의 문턱 전압에 해당하는 값만 상기 메모리 셀 M1의 드레인에 전달됨으로써 상기 공핍형 선택트랜지스터 ST1의 문턱 전압 감소에 의한 좁은 폭 효과(Narrow Width Effect)에 의해 증가하면 공통소오스라인 CSL으로 흐르는 전류가 급격히 감소하는 문제가 있고, 특히 문턱전압의 변화가 생길 경우 상기 메모리 셀 구조는 전류에 민감하게 반응하여 변화됨으로 오동작을 유발하는 단점이 있다.

둘째로, 공핍형 트랜지스터 ST1은 정상적으로 온 상태이기 때문에 비트라인 B/L에 부하되는 로딩 캐패시턴스는 제3도에 도시된 영역 X외에 공핍형 트랜지스터 ST1의 소오스인 W영역까지 비트라인 B/L의 졍션 캐패시턴스에 추가될 뿐만 아니라 상기 공핍형 트랜지스터 ST1의 게이트 옥사이드인 영역 U의 옥사이드 캐패시턴스까지도 추가되어 증가됨으로 인하여 리드 및 프로그램 동작시 고속화에 큰 장애가 되는 문제점이 있다.

따라서, 본 발명의 목적은 셀 전류를 최대화하고 비트라인의 캐패시턴스를 최소화하여 고속 동작이 가능한 낸드형 불휘발성 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 채널이 직렬로 접속된 다수개의 메모리 셀들의 일측과 공통소오스라인 사이에 상기 메모리 셀들을 선택하기 위한 증가형 트랜지스터와 공핍형 트랜지스터를 직렬로 접속하고, 상기 메모리 셀들의 타측과 제1비트라인 사이에 증가형 트랜지스터를 직렬로 접속한 제1낸드 셀 유닛과, 상기 메모리 셀들의 일측과 상기 공통소오스라인 사이에 상기 메모리를 선택하기 위한 공핍형 트랜지스터와 증가형 트랜지스터를 직렬로 접속하고, 상기 메모리 셀들의 타측과 제2비트라인 사이에 증가형 트랜지스터를 직렬로 접속한 제2낸드 셀 유닛이 반복되는 한 쌍을 형성함으로 특징으로 한다.

이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제4도는 본 발명에 따라 구성된 폴디드 비트라인동작이 가능한 낸드 셀의 등가회로도이다.

본 발명은 낸드형 구조를 갖는 불휘발성 반도체 메모리 장치에서 고속 동작이 용이한 플립-플롭형의 폴디드 비트라인의 구조를 구현하기 위해, 제2도에서 도시된 두 개의 낸드 셀 유닛 NC3, NC4를 선택하기 위한 선택용 트랜지스터 즉 선택트랜지스터 ST1, ST2를 직렬 연결된 메모리 셀들 M1∼M8의 일 끝단인 메모리 셀 M8과 공통소오스라인 CSL 사이에 공핍형 및 증가형의 순서로 직렬 연결하여 낸드 셀 유닛 NC5를 형성하고, 상기 낸드 셀 유닛 NC5에 인접한 낸드 셀 유닛 NC6에는 상기 증가형 및 공핍형의 순서로 직렬 연결시킨다. 그리고 상기 낸드 셀 유닛 NC5, NC6의 메모리 셀들 M1∼M8의 일 끝단인 메모리 셀 M1의 드레인과 비트라인 B/L1, B/L2 사이에 채널이 직렬로 증가형의 엔모오스 트랜지스터인 선택트랜지스터 ST1이 각기 접속되고, 상기 두 낸드 셀 유닛 NC5, NC6의 비트라인 B/L이 전기적으로 공유되지 않고 분리되어 두 개의 낸드 셀 유닛 NC1, NC2가 한 쌍을 이루어 반복되는 기본 단위가 된다.

제5도는 본 발명에 따라 제4도에 도시된 등가회로의 평면도를 도시하고 있다.

제4도에 도시된 등가회로의 평면도로써 공핍형 트랜지스터를 제조하기 위한 공핍영역 DA가 상기 메모리 셀 M8과 공통소오스라인 CSL 사이에 형성된다는 것이 본 발명의 특징이다. 즉 상기 두 낸드 셀 유닛 NC5, NC6 중 하나를 선택하기 위해 공핍형과 증가형을 직렬로 접속시킨 트랜지스터들 즉 상기 선택트랜지스터 ST2, ST3가 전술한 바와 같이 상기 메모리 셀 M8과 공통소오스라인 CSL 사이에 형성된다.

먼저, 제4도와 제5도에 도시된 도면과 하단에 각 동작모드에 따른 제어라인들의 동작조건을 나타낸 표 1을 함께 살펴볼 것이다.

상기 낸드 셀 유닛 NC5가 선택되었을 경우의 리드 동작은 선택된 비트라인 B/L1 및 인접한 한 개의 비선택된 비트라인 B/L2에 0V 이상의 리드전압이 인가되고, 선택된 낸드 셀 유닛 NC5의 선택트랜지스터 ST1의 게이트에 전원전압이 인가되며, 선택된 낸드 셀 유닛 NC5의 증가형 선택트랜지스터 ST2의 게이트에 전원전압이 인가되고, 공핍형 선택트랜지스터 ST2의 게이트에 0V가 인가되며, 인접한 비선택된 낸드 셀 유닛 NC6은 상기 낸드 셀 유닛 NC5의 선택트랜지스터 ST2, ST3와 반대되는 형의 선택트랜지스터가 배치됨으로 인해 상기 낸드 셀 유닛 NC5가 선택되면, 상기 낸드 셀 유닛 NC6는 비선택되게 된다.

따라서 상기 낸드 셀 유닛 NC5에만 상기 리드 전압이 인가되어 선택된 낸드 셀 유닛 NC5에서 선택된 메모리 셀 M1의 프로그램된 상태에 따라 공통소오스라인 CSL으로 방전되는 여부가 결정되어 온 및 오프가 감지된다. 여기서 선택된 비트라인 B/L에 부하되는 기생용량은 종래와 달리 제2도에 도시된 상기 공핍형인 선택트랜지스터 ST1의 게이트 옥사이드 캐패시턴스 성분 및 소오스 졍션 캐패시턴스 성분이 없게 되고, 선택된 비트라인 B/L1의 콘택 CT부분에서의 영역 Y의 졍션 캐패시턴스 성분만 있게 되어 대용량화에 따라 한 개의 비트라인 B/L에 연결된 낸드 셀 유닛의 수가 증가할수록 종래보다 상기 비트라인 B/L에 부하되는 기생용량은 급격히 감소하게 된다.

제6도는 본 발명의 종래 기술에 따라 독출동작을 수행시 비트라인에 인가되는 전압의 비교 그래프이다.

제6도를 참조하여 그래프를 설명하면, 공핍형 트랜지스터의 문턱전압이 1볼트일 때의 본 발명 20과 종래 기술 30의 리드전압은 현격한 차이가 있음을 알 수 있다. 그리고 상기 공핍형 트랜지스터의 문턱전압이 3볼트일 때는 본 발명과 종래 기술의 리드전압 10은 거의 일치함을 알 수 있다.

따라서, 고집적화에 따라 채널의 폭이 감소할수록 나타나는 좁은 폭 효과에 따른 전압이 증가하더라도 제4도에 도시된 상기 공핍형 선택트랜지스터 ST2가 메모리 셀 M8가 공통소오스라인 CSL 사이에 배치됨으로 인하여 비트라인 B/L에 가해진 리드전압이 상기 공핍형 선택트랜지스터 ST2의 드레인까지는 (리드전압-메모리 셀의 문턱전압)에 해당하는 값이 전달되어 종래 기술에서 나타나는 급격한 전류 감소는 나타나지 않는다. 전술한 상기 EEPROM의 독출 동작은 제조 공정상에서 사용자의 데이터를 포토공정을 이용하여 선택적으로 이온주입하여 메모리 셀의 문턱 전압을 변경하여 프로그램하는 낸드형 마스크 롬(ROM)의 동작과 동일하기에, 본 발명은 낸드형 마스크 롬에도 그 적용이 가능하다.

프로그램 동작시, 상기 낸드 셀 유닛 NC5, NC6 중 선택된 선택트랜지스터 ST1의 게이트에는 모두 전원전압 또는 그 이상의 전압이 인가되어 비트라인 B/L에 가해진 전압이 메모리 셀의 채널에 전달되고 선택된 메모리 셀의 제어 게이트가 가해진 전압에 의해 프로그램이 이루어진다.

소거 동작은, 메모리 셀의 기판에 소거 전압을 인가하고, 선택된 메모리 셀 M1∼ST2의 제어 게이트에 가해진 전압은 0V를 인가함으로써 이루어진다.

상기한 바와 같이 본 발명에 따르면, 셀 전류를 최대화하고 비트라인의 캐패시턴스를 최소화하여 고속 동작이 가능한 효과가 있다.

본 발명은 폴디드 비트라인에 한정하여 실시하였지만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 회로에도 실시되어질 수 있다.

또한, 상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

1. 불휘발성 반도체 메모리 장치에 있어서; 채널이 직렬로 접속된 다수개의 메모리 셀들의 일측과 공통소오스라인 사이에 상기 메모리 셀들을 선택하기 위한 증가형 트랜지스터와 공핍형 트랜지스터를 직렬로 접속하고, 상기 메모리 셀들의 타측과 제1비트라인 사이에 증가형 트랜지스터를 직렬로 접속한 제1낸드 셀 유닛과, 상기 메모리 셀들의 일측과 상기 공통소오스라인 사이에 상기 메모리 셀들을 선택하기 위한 공핍형 트랜지스터와 증가형 트랜지스터를 직렬로 접속하고, 상기 메모리 셀들의 타측과 제2비트라인 사이에 증가형 트랜지스터를 직렬로 접속한 제2낸드 셀 유닛이 한 쌍을 형성함을 특징으로 하는 불휘발성 반도체 메모리 장치.
2. 제1항에 있어서, 상기 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 불휘발성 반도체 메모리 장치.
3. 제1항에 있어서, 상기 불휘발성 반도체 메모리 장치의 리드 동작시에는 공통소오스라인에 0볼트가 제공됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
4. 제1항에 있어서, 상기 불휘발성 반도체 메모리 장치의 리드 동작시에 상기 제1비트라인과 제2비트라인의 독출 데이터가 서로 반대되는 레벨의 전압임을 특징으로 하는 불휘발성 반도체 메모리 장치.
5. 제1항에 있어서, 상기 메모리 셀들이 전자를 저장할 수 있는 플로팅 게이트를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
6. 제1항에 있어서, 상기 메모리 셀들은 마스크를 이용하여 프로그램할 수 있음을 특징으로 하는 불휘발성 반도체 메모리 장치.