KR19990037481A

KR19990037481A - 비휘발성 반도체기억장치

Info

Publication number: KR19990037481A
Application number: KR1019980045665A
Authority: KR
Inventors: 야수아키 히라노
Original assignee: 쓰지 하루오; 샤프 가부시끼가이샤
Priority date: 1997-10-30
Filing date: 1998-10-29
Publication date: 1999-05-25
Also published as: EP0913833A3; JP3558510B2; DE69832683D1; EP0913833B1; DE69832683T2; JPH11134886A; EP0913833A2; US6067251A; TW415070B

Abstract

본 발명에 따른 비휘발성 반도체기억장치는 : 서로 교차하는 워드선과 비트선의 매트릭스; 및 워드선과 비트선의 매트릭스의 각 교차점에 대응하도록 배치되며, 콘트롤 게이트, 드레인, 및 소스를 포함하고, 상기 콘트롤 게이트는 워드선들중 대응하는 하나에 접속되고, 상기 드레인은 비트선들중 대응하는 하나에 접속되며, 데이터의 기입 동작 및 소거 동작을 FN 터널현상을 이용하여 실행할 수 있는 스택 게이트형 메모리 셀을 포함한다. 상기 콘트롤 게이트에 기준전압을 인가하고, 메모리 셀이 형성되어 있는 웰에 제 1의 전압이 인가되고, 상기 드레인에 제 2의 전압이 인가됨에 의해 데이터가 상기 메모리 셀에 기입되며, 상기 콘트롤 게이트에 제 3의 전압이 인가되고 상기 웰에 기준전압이 인가됨에 의해 데이터가 상기 메모리 셀에서 소거된다. 상기 제 1, 제 2 및 제 3의 전압은 각각 영볼트 이상의 전압이고, 상기 제 2의 전압은 상기 제 1의 전압보다 높게 되어있다.

Description

비휘발성 반도체기억장치

본 발명은 비휘발성 반도체기억장치에 관한 것이다. 더 구체적으로, FN-FN 동작에 의한 데이터의 기입 동작 및 소거동작을 정의 전압만을 인가함에 의해 실행할 수 있어서, 결과적으로 부전압 펌프를 필요로 하지 않고 반도체칩상에서 차지하는 면적을 감소시킬 수 있는 비휘발성 반도체기억장치에 관한 것이다.

최근, DRAM 및 플래시 메모리 등의 다른 타입의 메모리 소자를 혼재한 논리 LSI가 주목받고 있다. 특히, 플래시 메모리는 전기적 재기입이 가능하고 전원공급이 정지된 후에도 데이터를 보유할 수 있다. 따라서, 플래시 메모리는 내부데이터 기억용(후술됨) 및 프로그램 코드 기억용으로 종종 이용된다.

내부 데이터 기억용의 플래시 메모리는 논리 LSI의 동작시에 데이터 기억용으로 사용된다. 이러한 메모리를 단일전원 레벨만으로 동작하도록 구성함이 유익하다. 단일 전원 레벨만으로 풀래쉬 메모리에 기억된 데이터의 재기입을 위해서는 승압 펌프의 사용이 필요하다. 다행스럽게도, 이러한 클래스의 플래시 메모리는 통상 대용량이고 따라서 칩상에서 대면적을 차지하며; 이러한 대면적 칩에 있어서는, 승압 펌프에 의해 차지하는 면적이 통상 거의 무시할 정도로 되기 때문에 승압 펌프를 포함할 수 있게 된다.

한편, 프로그램 코드 기억용의 플래시 메모리는, (예컨대, 계속적인 개선된 버전으로 프로그램을 업데이트할 때 필요한 바로서) 업데이트시에만 재기입 동작을 실행한다. 따라서, 이 클래스의 플래시 메모리는 작은 횟수의 재기입 동작만을 실행하고, 또한 소용량을 가진다. 이러한 메모리에 포함된 메모리셀 어레이는 승압 펌프에 의해 차지하는 면적에 비해 칩상에서 비교적 작은 면적을 차지하므로, 승압 펌프를 포함하는 것이 불가능하고, 단일 전원 레벨만을 이용하는 구성(이하 "단일 전원 레벨 구성"이라 함)을 실현하는 것이 필수적이다.

이러한 이유로부터, 프로그램 코드 기억용 플래시 메모리의 경우 승압 펌프에 의해 단일전원 레벨 구성을 채용하는 것은 바람직하지 않다. 그보다는, 논리전압 이외에, (재기입을 위해 요구되는) 고전압을 메모리 외부에서 도입하여 2전원화 레벨 구성을 채용함이 바람직하다.

데이터 재기입을 위해 FN-FN 동작을 이용하는 플래시 메모리 클래스가 있다. 이러한 플래시 메모리에 의하면, 이하의 장점을 갖는다.

(1) 비휘발성 기억장치의 칩 면적의 축소; 및

(2) 데이터 재기입을 위해 미소 전류("FN 터널전류"라 함)가 사용되므로, 대전류를 필요로 하여 대전력이 소비되는 채널 핫 일렉트론에 의한 재기입 동작을 실행하는 것보다 소비 전력이 작아지게 된다.

도 4a를 참조하여, 종래의 플래시 메모리(FM4)의 구성을 설명한다. 플래시 메모리(FM4)는 플래시 메모리 어레이(10A), 로우 디코더(111), 칼럼 디코더(112), 및 전압공급부(115)를 포함한다. 전압공급부(115)는 레귤레이터회로(13) 및 부전압 펌프(14)를 포함한다. 레귤레이터회로(13)는 외부전원(도시 안됨)에서 공급된 전압(Vpp)을 전압(Vpd)으로 레귤레이트하여, 칼럼 디코더(112)에 공급한다. 부전압 펌프(14)는 외부전원(도시 안됨)으로부터 공급된 전압(Vpp)을 부전압(Vneg)으로 변환하여 로우 디코더(111)에 공급한다. 전압공급부(115)는 외부전원으로부터 공급된 전압(Vpp)을 로우 디코더(111)에 공급한다. 따라서, 종래의 플래시 메모리(FM4)에서는 로우 디코더(111)에 부전압(Vneg)을 공급하기 위해 전압공급부(115)에 부전압 펌프(14)를 제공할 필요가 있다.

이하에 FN-FN 동작에 의해 재기입을 실행하는 플래시 메모리의 대표적인 예들을 예시한다.

(1) NOR형 플래시 메모리;

(2) NAND형 플래시 메모리;

(3) DINOR형 플래시 메모리;

(4) AND형 플래시 메모리;

(5) ACT(Asymmetrical Contactless Transistor)형(=가상접지형) 플래시 메모리; 및

(6) FLTOX형 플래시 메모리.

다음에, 상기 각 플래시 메모리의 동작 원리 및 문제점에 관해서 설명한다.

후술될 각 플래시메모리는 "스택 게이트형" 메모리셀 구조를 가진다. 여기에서 사용되는 바와같이, "스택 게이트형" 메모리셀은 하나의 트랜지스터로 구성된 메모리셀로서 정의되는 반면에, "스플릿 게이트형" 메모리셀은 2개의 트랜지스터로 구성되는 메모리셀로 정의된다.

먼저, 도 12a∼도 12c를 참조하여 NOR형 메모리셀(M00D)의 기입, 독출, 및 소거 동작에 관해서 설명한다.

도 12a를 참조하면, 기입 동작은 다음과 같이 실행된다. 콘트롤게이트(CGD)에 전압(Vpp)(예컨대, 12V)을 인가하며, 예컨대 드레인(5D)에 6V, 소스(4D)에 0V를 인가한다. 콘트롤게이트(CGD)와 드레인(5D)에 고전압을 인가한 결과로, 메모리셀(M00D)을 통해 전류가 흐르도록 허용된다. 이 때, 메모리셀(M00D)을 통해 흐르는 전자의 일부는 드레인(5D) 부근의 고레벨 전계에 의해 가속되어 플로팅게이트(FGD)에 주입되며, 이를 "채널 핫 일렉트론 주입" 이라 한다.

도 12b를 참조하여 소거 동작을 설명한다. 콘트롤게이트(CGD)에 0V가 인가되고 드레인(5D)에 플로팅 전위가 인가되며 소스(4D)에 (Vpp)(예컨대, 12V)가 인가된다. 그 결과, 플로팅게이트(FGD)에서 전자가 방출되어, 메모리셀(M00D)의 임계치를 낮추게 된다.

플래시메모리셀은 그의 플로팅게이트가 과잉 전자를 가진 상태 또는 플로팅게이트가 과잉 전자를 갖지 않는 상태로 될 수 있다. 과잉 전자를 가진 플로팅 게이트의 전위는 과잉 전자를 갖지 않는 플로팅게이트의 전위보다 낮게된다. 결과적으로 낮은 플로팅게이트의 전위는 더 높은 콘트롤게이트의 전압을 필요로 하므로, 플로팅게이트가 과잉 전자를 가진 메모리셀은 "높은" 임계치를 가진다.

도 12c를 참조하여 독출 동작을 설명한다. 콘트롤게이트(CGD)에 전압(Vcc)(예컨대, 3V)이 인가되고, 드레인(5D)에 1V 및 소스(4D)에 0V를 인가한다. 선택된 메모리셀(M00D)이 임계치가 낮은 셀인 경우는, 전류가 흐르게 되고, 선택된 메모리셀(M00D)이 임계치가 높은 셀인 경우, 전류는 흐르지 않는다.

NOR형 플래시 메모리에서는, 데이터의 소거시에 상기한 바와 같이 소스(4D)에 고전위가 인가되기 때문에, 소스측 확산층의 내압을 높게 해야 한다. 이 때문에, 깊은 확산이 필요하게 되는 결과로, 셀면적 축소에 방해가 된다. 또한, 기입시의 소비전력이 커지는 문제점이 있다.

표 1은 NOR형 플래시 메모리셀(M00D)의 기입, 소거, 및 독출시에 인가되는 전압을 정리한 것이다.

표 1

	드레인	게이트	소스
기입	6V	12V	0V
소거	F	0V	12V
독출	1V	3V	0V

F : 플로팅 게이트

다음에, NAND형 플래시 메모리의 문제점에 관해서 설명한다. NAND형 플래시 메모리는, NAND 어레이 구성으로 인해, 어레이의 칩 면적을 축소시킬 수 있는 장점을 갖는 반면, 어레이 구성에 의해 비트선에 고 용량을 필요로 하여, 랜덤 액세스가 느리다는 문제점을 갖는다. 따라서, NAND형 플래시 메모리는 고속 랜덤 액세스 가 요구되는 프로그램 코드 기억용으로는 적합하지 않다.

DINOR형 플래시 메모리, AND형 플래시 메모리, 및 ACT형 플래시 메모리는 기본적으로 NOR형 어레이 구성으로서, 고속 랜덤 액세스가 허용된다. 이하, 이들 플래시 메모리의 기본적 동작 원리에 관해서 설명한다.

먼저, DINOR형 플래시 메모리는, 일본 전자, 정보 및 통신학회 저널, 1993년 SDM93, 페이지 15, "3V 단일전원 레벨 DINOR형 플래시 메모리"에 개시되어 있다.

도 1은 DINOR형 플래시 메모리의 메모리셀(M00A)의 구조를 나타낸다. 또한, 도 1은 후술하는 바와같이 본 발명이 적용되는 플래시 메모리(M00A)의 구조를 나타낸다.

도 1에 도시된 바와같이, 기판(1A)의 표면측에 U자형 n웰(2A)이 형성된다. 기판(1A) 내부에 p웰(3A)이 형성되어 있다. p웰(3A)의 영역내에는, n+ 소스(4A) 및 n+ 드레인(5A)이 형성되어 있다. 또한, 소스(4A) 및 드레인(5A) 사이의 기판(1A)상에, 터널산화막(6A)을 통해 플로팅게이트(FGA)가 형성되어 있다. 플로팅게이트(FGA)상에는, 층간절연막(7A)을 통해 콘트롤게이트(CGA)가 형성되어 있다.

다음에, DINOR형 플래시 메모리의 동작원리에 관해 설명한다.

도 13a를 참조하여, 도 1의 DINOR형 메모리셀의 기입 동작을 설명한다. p웰(3A)에 기준전압(Vss)(예컨대, 0V)이 인가되고, 콘트롤게이트(CGA)에 부의 전압(Vneg)(예컨대, -8V) 및 드레인(5A)에 정의 고전압(Vpd)(예컨대, 4V)을 인가한다. 그 결과, 드레인(5A)과 플로팅게이트(FGA)가 겹친 부분에서 고레벨 전계가 발생하여, 플로팅게이트(FGA)에서 전자가 방출된다. 이 결과, 임계치가 낮아지게 된다(예컨대, 임계치는 0V 내지 1.5V).

도 13b를 참조하여, 도 1의 DINOR형 메모리셀의 소거 동작을 설명한다. 소스(4A)에 부의 전압(Ven)(예컨대, -4V)이 인가되기 때문에, 기판(1A)과 소스(4A) 사이에 순방향전압이 인가되지 않도록 p웰(3A)에 부의 전압(Ven)(예컨대, -4V)을 인가한다. 또한, 콘트롤게이트(CGA)에 정의 고전압(Veg)(예컨대, 8V)을 인가하여 소스(4A) 및 채널부(CHA)에 고레벨 전계를 발생시킨다. 채널부(CHA)의 모든 영역으로부터 플로팅게이트(FGA)에 전자를 주입하여, 임계치를 높게(예컨대, 임계치를 4V로)할 수 있다.

도 13c를 참조하여, 도 1의 DINOR형 메모리셀의 독출 동작을 설명한다. 드레인(5A)에 1V가 인가되고 콘트롤게이트(CGA)에 3V가 인가되어, 메모리 셀(M00A)에 전류가 흐르게 한다. 메모리 셀(M00A)이 임계치가 낮은 "기입" 메모리셀인 경우, 전류가 흐르고, 메모리 셀(M00A)이 임계치가 높은 메모리 셀의 경우는, 전류가 흐르지 않는다. 따라서, 이 상태를 센스 증폭기 및 다른 소자를 포함하는 독출 회로에 의해 검출하여, 기억된 데이터를 독출할 수 있다.

표 2는 DINOR형 플래시 메모리셀(M00A)의 기입, 소거 및 독출시에 가해지는 전압을 정리한 것이다.

표 2

	드레인	게이트	소스	웰
기입	4V	-8V	F	0V
소거	F	8V	-4V	-4V
독출	1V	3V	0V	0V

F : 플로팅 게이트

다음에, 도 14에 도시된 플래시 메모리 어레이(10A)의 구성을 참조하여 상기 동작을 더욱 상세하게 설명한다. 도 14에 도시된 바와같이, 플래시 메모리어레이(10A)는 상기한 방식으로 메모리 셀(M)(M00A∼MnmA)의 드레인(5A)에 접속된 비트선(BL)(BL0∼BLm+1) 및 콘트롤게이트(CGA)에 접속된 워드선(WL)(WL0∼WLn)을 포함하고, 비트선(BL)과 워드선(WL) 사이의 각 교점에 대응하도록 메모리 셀(M)이 매트릭스상으로 제공되어 있다. 소스(4A)는 공통소스(SL)에 접속된다.

먼저, 기입 동작에 관해 설명한다. DINOR형 플래시 메모리에서는, 기입 동작을 고속화하기 위해서, 단일 워드선(WL)에 접속된 복수의 메모리 셀에 대해 동시에 기입이 실행된다.

도 15는 전압을 DINOR형 플래시 메모리에 인가한 상태를 나타낸다. 도 15에 도시된 바와같이, 워드선(WL0)에 접속된 메모리 셀(M00∼M0m)에 데이터 "1", "0", "1"...,"0"를 기입한 경우, 선택된 워드선(WL0)은 -8V로 되고, 비선택 워드선(WL1, WL2,···)은 기준전압(Vss)(예컨대, 0V)으로 된다.

비트선(BL)은 데이터에 따라 다른 전압을 가진다. 기입될 데이터가 "1"인 경우, 기입 전압(4V)이 비트선(BL)에 출력된다. 데이터가 "0"인 경우, 기입을 방지하도록 기준 전압(Vss)(예컨대, OV)이 비트선(BL)에 출력될 수 있다. 따라서, 데이터 "1"에 대응하는 메모리 셀만이 상기한 메카니즘에 의해 임계치가 저하한다.

도 14에 나타낸 메모리 셀어레이의 메모리 셀을 일괄적으로 소거하는 소거 동작이 실행된다. 특히, 비트선(BL)을 플로팅 상태로 하여, p웰(3A) 및 공통 소스(SL)에 -4V가 인가된다. 모든 워드선(WL)에 8V를 인가하여, 상기한 메카니즘에 의해 플로팅게이트(FGA)에 전자가 주입되어, 메모리셀의 임계치를 상승시킨다.

독출 동작은 선택된 워드선(WL0)에만 3V를 인가하고, 비선택 워드선(WL1∼WLn)에는 0V를 인가하여 실행된다. 독출될 메모리셀(M)의 드레인에 1V 및 공통소스에 0V를 인가함에 의해 독출될 각 메모리 셀(M)에 전류가 흐른다.

다음, AND형 풀래쉬메모리의 기본적 동작 원리에 관해서 설명한다. AND형 플래시메모리는 일본 전자, 정보 및 통신학회 저널, 1993년, SDM93, 페이지37, "3V 단일전원 레벨 64 메가 비트 플래시 메모리용 AND형 셀" 또는 일본국 공개 특허 공보 제94-77437호에 개시되어 있다.

AND형 플래시 메모리의 동작은 상기한 DINOR형 플래시 메모리와 기본적으로 동일하다. 따라서, 이하에서는 다른 점만을 설명한다.

상기 문헌에 기재된 AND형 플래시 메모리의 구조는 n웰에 의해 둘러싸인 영역에 p웰이 존재하는 더블웰 구조를 채용하고 있지 않은데, 이는 개시된 기술에서는 소거시에 드레인에 부의 전압을 인가하지 않는 방식으로서, 더블웰 구조를 사용할 필요가 없기 때문이다.

표 3은 AND형 플래시 메모리의 기입, 소거 및 독출 동작시에 인가된 전압을 정리한 것이다.

표 3

	드레인	게이트	소스	웰
기입	4V	-8V	F	0V
소거	F	12V	F	0V
독출	1V	3V	0V	0V

F : 플로팅 게이트

AND형 플래시 메모리의 기입 및 독출 동작은 상기한 DINOR형 플래시 메모리의 기입 및 독출 동작의 경우와 유사하게 전압을 인가하여 실행된다.

소거동작은 DINOR형 플래시 메모리와 다르다. AND형 플래시 메모리의 메모리 셀(M00B)의 소거 동작의 메카니즘을 도 13d에 나타낸다. 도 13d에 도시된 바와같이, 드레인(5B) 및 소스(4B)는 플로팅 상태로 배치되며, 워드선(WL)에 정의 전압을 인가하여 채널부(CHB)와 플로팅게이트(FGB) 사이에 고레벨 전계를 발생시켜서, 전자를 플로팅게이트(FGB)에 주입한다. 결과적으로, 메모리셀의 임계치는 증가하게 된다.

상기 문헌에 개시된 AND형 플래시 메모리에서는, 각각의 단일 워드선에 대해 기입 및 소거를 실행하도록 비트 라인과 소스선이 (도시 안된) 선택트랜지스터에 의해서 분할되어 있다. 단일 워드선의 소거를 위해서, 선택된 워드선에 정의 고전압(Vpp)(예컨대, 12V)을 인가하여 상기한 바와같이 전자를 플로팅게이트(FGB)에 주입한다. 메모리 셀 어레이 전체의 워드선에 정의 고전압(Vpp)(예컨대, 12V)을 인가하면, DINOR형 플래시 메모리의 경우와 같이, 메모리 셀어레이에서 전체 데이터를 일괄적으로 소거할 수 있다.

다음, ACT형 플래시 메모리의 기본적 동작 원리에 관해서 설명한다. 이 ACT형 플래시 메모리는, IEDM Tech. Dig., 페이지 267,(1995), "서브 쿼터 마이크론 고농도 플래시 메모리용의 새로운 셀 구조"에 개시되어 있다.

상기 ACT형 플래시 메모리의 기본 동작은 메모리 셀어레이의 칩 면적을 감소시키도록 가상접지형 어레이를 사용하는 점에서, DINOR형 플래시 메모리 및 AND형 플래시 메모리와 조금 다른 점이 있다.

도 6은 ACT형 플래시 메모리의 메모리의 메모리 셀(M00C)의 단면도를 나타낸다. 또한, 도 6은 후술하는 바와같이 본 발명이 적용될 수 있는 플래시 메모리(M00C)의 일반적인 구조를 나타낸 것이다.

도 6에 도시된 바와같이, 소스(4C) 및 드레인(5C)의 불순물 농도는 각각 플로팅게이트(FGC) 바로 아래의 영역에서 다른 영역들과 다른 분포를 가진다. 도 1에 도시된 부품들에 대응하는 구성 부품들은 도 1에서 사용된 것과 동일한 참조 부호로 나타내며, 구체적인 설명은 생략한다.

도 16a를 참조하여, 도 6의 ACT형 메모리셀의 기입 동작을 설명한다. 콘트롤게이트(CGC)에 부의 전압(Vneg)(예컨대, -8V)이 인가되고, 드레인(5C)의 고농도 확산층(n+로 나타냄)에 정의 고전압(Vpd)(예컨대, 4V)을 인가한다. 그 결과, 도 16a에 도시된 메카니즘을 통해 전자가 방출되어, 임계치가 낮아진다. 따라서, 데이터가 메모리 셀에 기입된다.

한편, 소스(4C)의 저농도 영역(n-라 함)에서는 정의 고전압(Vpd)이 인가되더라도, 전자는 방출되지 않고, 임계치도 저하하지 않는다. 따라서, 기입이 방지되는 구조로 된다.

다음, 하나의 메모리셀 및 그에 인접한 메모리셀 사이의 관계를 나타내는도 7을 참조하여 기입 동작을 더 상세하게 설명한다. 도 7에 도시된 바와같이, 하나의 확산층(n十, n-)을 형성하는 소스(4C) 또는 드레인(5C)을 인접한 2개의 메모리 셀(M00C)에 의해 공유하고 있다. 즉, 하나의 메모리 셀(M00C)의 드레인(5C)으로서 작용하는 확산층(n+, n-)이 인접한 메모리 셀(M00C)에 대해서는 소스(4C)로서 작용한다.

하나의 메모리 셀(M00C)에 데이터가 기입되는 경우, 드레인(5C)에 정의 전압(Vpd)(예컨대, 4V)이 인가되는 반면에, 소스(4C)측에는 (Vpd) 또는 기입 방지 전압이 인가된다. 이 메모리 셀의 기입 동작을 방해하지 않도록, 소스(4C)측에 기입 방지 전압이 인가되는 경우, 그의 연관된 확산층(n+, n-)은 플로팅 상태로 되어야 한다.

도 16b를 참조하여, 도 6의 ACT형 메모리셀의 소거 동작을 설명한다. 확산층(소스(4C) 또는 드레인(5C)) 및 p웰(3C)에 부의 전압(Vne)(예컨대, -4V)이 인가되는 반면에, 콘트롤게이트(CGC)에 (Veg)(예컨대, 8V)를 인가한다. 그 결과, 채널부(CHC) 및 플로팅게이트(FGC) 사이에서 고레벨 전계가 발생되어, 전자가 플로팅게이트(FGC)로 주입된다.

도 6의 ACT형 메모리셀의 기입 동작을 설명한다. 드레인(5C)(또는 소스(4 C))에 전압(Vbs)(예컨대, 1V)이 인가되고, 콘트롤게이트(CGC)에 (Vcc)(예컨대, 3 V)를 인가한다. 따라서, 메모리 셀(M0OC)을 통해 전류가 흐르고, 이를 검출하여 데이터 기입을 행한다.

표 4는 ACT형 플래시 메모리의 기입, 소거 및 독출시에 인가되는 전압을 정리한 것이다.

표 4

	드레인	게이트	웰
기입	4V	-8V	0V
소거	-4V	8V	-4V
독출	1V	3V	0V

F : 플로팅 게이트

다음, ACT형 플래시 메모리(10C)에 사용되는 메모리셀의 구조를 나타내는 도 17을 참조하여 상기 동작을 상세하게 설명한다. 도 17의 동일한 워드선(WL)을 따라 배치된 메모리 셀에 있어서, 하나의 비트선(BL)이 2개의 인접한 셀에 의해 공유된다. 예컨대, 비트선(BL1)은 메모리 셀(M00) 및 메모리 셀(M01)의 양쪽에 접속되어 있다.

이 메모리 셀어레이의 기입 동작에 관해서 설명한다. 기입 동작은, 전술한 DINOR형 플래시 메모리 및 AND형 플래시 메모리의 경우와 같이, 단일워드선(WL)에 접속된 복수의 메모리 셀에 대하여 동시에 기입이 실핸된다.

도 17은 기입될 데이터가 각각 "1", "O", "1", · · ·, 및 "0"인 경우의 어레이의 각 노드에 인가될 전압을 나타내고 있다. 워드선(WL0)에 접속된 메모리 셀(M00∼M0m)에 기입을 하는 경우, 워드선(WL0)에 전압(Vnn)(예컨대, -8V)이 인가되는 반면에, 비트선(BL0,BL1,BL2, ···,BLn)은 각각 4 V, 플로팅 전위, 4V, …, 및 플로팅 전위로 유지된다. 따라서, 상기 데이터가 어레이로 기입된다.

소거동작에서는, 메모리 셀 어레이의 모든 메모리 셀이 모든 비트선(BL0∼BLm+1)에 -4V를 인가하고, 모든 워드선(WL0∼WLn)에 8V를 인가함에 의해 일괄적으로 소거한다. 따라서, 상기한 메카니즘을 통해 플로팅게이트(FGC)에 전자가 주입되어, 임계치가 상승된다.

독출 동작은, 선택된 워드선(WL)에 3V, 비선택 워드선에 0V를 인가함에 의해 다음과 같이 실행된다. 특히, 독출될 임의의 메모리셀의 드레인에 (Vps)(예컨대, 1V)가 인가되는 반면에, 소스에 (Vss)(예컨대, 0V)가 인가되어, 상기 메모리셀을 통해 전류가 흐른다. 예컨대, 메모리셀(M00C)에 기억된 데이터는 워드선(WL0)에 (Vcc)(예컨대, 3V); 비트선(BL0)에 Vbs, 및 비트선(BL1)에 (Vss)를 인가함에 의해 독출될 수 있다.

다음, FLTOX형 플래시 메모리의 기본적 동작 원리에 관해서 설명한다. 도 19는 FLTOX형 플래시 메모리의 메모리 셀(M00E)의 구조를 나타낸다. 기판(1E)의 표면층에서, n+ 소스(4E)와 n+ 드레인(5E)이 형성된다. 필드산화막(6E)을 통해 플로팅게이트(FGE)가 형성된다. 플로팅게이트(FGE)상에는, 층간절연막(7E)을 통해 콘트롤게이트(CGE)가 형성된다.

이러한 구조를 갖는 FLTOX형 플래시 메모리는, IEEE ISSCC Dig. Tech. Pap : 페이지 152-153, 1980, "전기적으로 소거가능한 16 kb 비휘발성 메모리"에 기재되어 있다.

다음에, 이 셀구조의 플래시 메모리를 도 20에 나타낸 메모리 셀어레이(10E)에 적용한 경우에 관해서 설명한다. 이 타입의 플래시 메모리는 더블웰 구조가 아니라, 웰과 기판(1)이 항상 동전위로 유지된다. 즉 웰은 항상 (Vss)(예컨대, OV)이다.

이 경우의 기입 동작은 다음과 같다. 콘트롤게이트(CGE)에 전압(Vss)이 인가되고, 데이터 "1"이 메모리 셀에 기입될때 비트선(BL)에 (Vpp)(예컨대, 12V)가 인가된다. 그 결과, 플로팅게이트(FGE)와 드레인(5E) 사이에 고레벨 전계가 발생하여, 플로팅게이트(FGE)에서 전자가 방출되고, 임계치는 저하한다.

한편, 메모리셀로의 기입 데이터가 "0"인 경우는, 비트선(BL)에 전압(Vinh)(예컨대, 6V)이 인가된다. 그 결과, 플로팅게이트(FGE)와 드레인(5E) 사이의 전계가 감소되어, 임계치는 고레벨로 유지된다.

소위 드레인 디스터브를 방지하도록, 비선택 워드선(WL)에는 (Vinh)가 인가된다.

소거동작은 다음과 같이 실행된다. 선택된 메모리셀 어레이의 모든 워드선(WL)에 전압(Vpp)이 인가되는 한편, 비트선(BL)에 0V를 인가하여 소스선을 플로팅 상태로 한다. 따라서, 드레인(5E)에서 전자가 주입되어 임계치를 높인다.

표 5는 FLTOX형 플래시 메모리의 기입, 소거, 및 독출시에 인가되는 전압을 정리한 것이다.

표 5

	드레인	게이트	소스	웰
기입	12V	0V	F	0V
소거	0V	12V	F	0V
독출	1V	3V	0V	0V

F : 플로팅 게이트

상기한 FN-FN 동작에 의해 작용하는 DINOR형 플래시 메모리, AND형 플래시 메모리 및 ACT형 플래시 메모리는 모두 단일 전원 레벨 구성을 쉽게 하기 위해서 기입 동작 및 소거 동작시에 부전압을 이용하고 있다. 이 부전압은 내부의 부전압 펌프에서 발생한다. 또한, 이들 동작에는 정의 고전압도 요구되므로, 그 전압도 승압 펌프를 사용하여 내부에서 발생된다.

상기한 바와같이, 프로그램 코드를 기억하도록 다른 종류의 플래시 메모리들을 포함하는 논리 LSI는 비교적 메모리 용량이 작게 설계된다. 따라서, 칩 면적을 많이 차지하는 승압 펌프 및/또는 부전압 펌프를 사용하기 어렵다.

또한, 외부에서 도입하는 전원은, 논리 전압 이외에, (재기입시에 요구되는) 외부 고전압 전원에서의 고전압뿐이다. 즉, DINOR형 플래시 메모리, AND형 플래시 메모리 및 ACT형 플래시 메모리에 부전압을 외부에서 공급하는 것은 불가능하다.

FLTOX형 플래시 메모리는 다음과 같은 문제가 있다.

(1) 도 19에 도시된 바와같이, 플로팅게이트(FCE)의 구조가 복잡하기 때문에, 플로팅게이트(FGE)의 사이즈가 커진다. 이것 때문에 셀 면적을 최소화하기 어렵다.

(2) 드레인(5E)에 고전압이 인가되기 때문에 고내압용 드레인(5E)을 형성해야 한다. 이것 때문에 드레인영역이 커져서 셀 면적도 커진다.

따라서, FLTOX형 플래시 메모리에서는, 셀 면적이 ETOX형 플래시 메모리보다 더 큰 셀 면적을 요구하기 때문에, FN-FN 동작에 의한 플래시 메모리의 장점으로서 기대되는 셀 면적의 최소화를 이룰 수 없다.

비휘발성 반도체기억장치는 : 서로 교차하는 워드선과 비트선의 매트릭스; 및 워드선과 비트선의 매트릭스의 각 교차점에 대응하도록 배치되며, 콘트롤 게이트, 드레인, 및 소스를 포함하고, 상기 콘트롤 게이트는 워드선들중 대응하는 하나에 접속되고, 상기 드레인은 비트선들중 대응하는 하나에 접속되며, 데이터의 기입 동작 및 소거 동작을 FN 터널현상을 이용하여 실행할 수 있는 스택 게이트형 메모리 셀을 포함하며, 상기 콘트롤 게이트에 기준전압을 인가하고, 메모리 셀이 형성되어 있는 웰에 제 1의 전압이 인가되고, 상기 드레인에 제 2의 전압이 인가됨에 의해 데이터가 상기 메모리 셀에 기입되고, 상기 콘트롤 게이트에 제 3의 전압이 인가되고 상기 웰에 기준전압이 인가됨에 의해 데이터가 상기 메모리 셀에서 소거되고, 상기 제 1, 제 2 및 제 3의 전압은 각각 영볼트 이상의 전압이고, 상기 제 2의 전압은 상기 제 1의 전압보다 높게 되어있다.

본 발명의 일 실시예에서, 상기 소스는 공통 소스에 접속되어 있다.

본 발명의 다른 실시예에서, 상기 소스는 상기 메모리 셀의 인접한 메모리 셀과 연관된 비트선들중 하나에 접속되어 있다.

본 발명의 또 다른 실시예에서, 상기 비휘발성 반도체기억장치는 콘트롤 게이트, 웰, 및 드레인에 전압을 공급하는 전압공급부를 더 포함하고, 상기 메모리 셀에 데이터를 기입할때, 상기 전압공급부는 콘트롤 게이트에 기준전압을 인가하고, 상기 웰에 제 1의 전압을 인가하며, 상기 드레인에 제 2의 전압을 인가하며, 상기 메모리 셀에서 데이터를 소거할때, 상기 전압공급부는 상기 콘트롤 게이트에 제 3의 전압을 인가하고, 상기 웰에 기준전압을 인가한다.

본 발명의 또 다른 실시예에서, 상기 전압공급부는 단일의 외부전원으로부터 제 2 전압 및 기준 전압을 공급받고; 상기 전압공급부는 상기 제 2 전압을 제 1 및 제 3 전압으로 레귤레이팅하는 레귤레이터 회로를 포함한다.

본 발명의 또 다른 실시예에서, 상기 전압공급부는 외부전원으로부터 상기 제 1 전압, 제 2 전압, 제 3 전압, 및 기준 전압을 공급받는다.

본 발명의 또 다른 실시예에서, 상기 제 2 및 제 3 전압이 동일하다.

본 발명의 또 다른 실시예에서, 상기 메모리 셀로 데이터를 기입할때, 비선택 메모리 셀과 연관된 워드선들중 적어도 하나에 제 1 전압이 인가된다.

본 발명의 또 다른 실시예에서, 상기 웰은 p-형 반도체층으로 형성되어 있고, 상기 웰은 n-형 반도체층으로 둘러싸여 기판으로부터 전기적으로 분리되어 있고, 상기 메모리 셀로의 데이터의 기입시에 상기 n-형 반도체층에 상기 제 1 전압이 공급된다.

본 발명의 또 다른 실시예에서, 각 메모리 셀은 상기 콘트롤 게이트와 드레인/소스 사이에 형성된 플로팅게이트를 포함하고, 상기 플로팅게이트와 콘트롤 게이트 사이에 층간절연막이 형성되어 있고, 상기 플로팅게이트가 평탄한 형상을 갖는다.

상기 구성에 따르면, 본 발명의 FN-FN 동작에 의한 플래시 메모리(비휘발성 반도체기억장치)의 기입 및 소거 동작은 부의 전압을 인가하지 않고 정의 전압을 인가함에 의해 실행될 수 있다. 그 결과, 도 4a 및 4b의 비교 설명에서 나타난 바와같이, 상기 플래시 메모리의 전압계는 데이터의 기입시에 종래 기술에서 필요했던 부전압 펌프를 필요로 하지 않는다. 그 결과, 칩 면적을 대폭 감소시킬 수 있다.

또한, 본 발명에 따르면, 도 4b에 도시된 바와같이, 칼럼 디코더(12A) 및 로우 디코더(11A)에 부전압을 인가할 필요가 없기 때문에, 디코더의 회로구성을 간단화할 수 있다.

가상접지형 메모리 셀을 포함하는 구성을 채용함에 의해, 칩 면적을 더욱 감소시킬 수 있다.

데이터의 기입시에 비선택 메모리 셀의 워드선에 상기 제 1 버스트 모드를 인가함에 의해, 도 5에 도시된 바와같이 레귤레이터 회로가 불필요하게 되기때문에, 칩 면적을 더욱 감소시킬 수 있다.

본 발명에 따른 기입 또는 소거 동작시에 부전압을 이용하지 않기 때문에, 더블웰 구조의 트랜지스터를 사용할 필요가 없다. 그 결과, 주변회로부, 특히 로우 디코더부 및 칼럼 디코더부에 대해 필요한 칩 면적을 감소시킬 수 있다.

또한, 본 발명에서는, 플로팅게이트가 평탄한 형상이기 때문에, FLTOX형 플래시 메모리에 비교해서, 그의 사이즈를 작게할 수 있다. 그 결과, 칩 면적을 더욱 감소시킬 수 있다.

따라서, 본 발명에서는 (1) 부전압 펌프를 필요로 하지않고 기입 동작 및 소거 동작시에 정의 전압을 이용하는 비휘발성 반도체기억장치를 제공하여, 칩 면적을 감소시키고 드레인측의 내압과 관련된 구속을 완화시키며; (2) 평탄한 형상 및 최소 크기를 가진 플로팅게이트를 포함하여, 셀 면적을 더욱 감소시킨 비휘발성 반도체기억장치를 제공할 수 있다.

본 발명의 상기 장점들은 첨부 도면을 참조하여 후술되는 상세한 설명을 이해하면 당업자들에게 명백하게 될 것이다.

도 1은 본 발명의 실시예 1에 따른 플래시 메모리의 메모리 셀의 구조를 나타낸 단면도,

도 2a는 본 발명의 실시예 1에 따른 플래시 메모리의 메모리 셀의 기입 동작을 나타낸 단면도,

도 2b는 본 발명의 실시예 1에 따른 플래시 메모리의 메모리 셀의 소거 동작을 나타낸 단면도,

도 3은 본 발명의 실시예 1에 따른 플래시 메모리 어레이의 회로 및 그 어레이에 인가된 기입 전압을 나타낸 회로도,

도 4a는 종래의 플래시 메모리의 구조를 나타낸 블록도,

도 4b는 본 발명의 플래시 메모리의 구조를 나타낸 블록도,

도 5는 본 발명의 플래시 메모리의 변형예의 블록도,

도 6은 본 발명의 실시예 2에 따른 플래시 메모리의 구조를 나타낸 단면도,

도 7은 본 발명의 실시예 2에 따른 플래시 메모리의 워드선 방향을 따른 단면도,

도 8a는 본 발명의 실시예 1에 따른 플래시 메모리의 메모리 셀의 기입 동작을 나타낸 단면도,

도 8b는 본 발명의 실시예 1에 따른 플래시 메모리의 메모리 셀의 소거 동작을 나타낸 단면도,

도 9는 본 발명의 실시예 2에 따른 플래시 메모리의 메모리 셀 어레이의 구조를 나타낸 회로도,

도 10은 본 발명의 실시예 2에 따른 플래시 메모리 어레이의 회로 및 그에 인가된 기입 전압을 나타낸 회로도,

도 11은 본 발명에서 사용하는 트랜지스터의 구조를 나타낸 단면도,

도 12a는 종래의 NOR형 플래시 메모리의 메모리 셀에 대한 기입 동작을 개략적으로 나타낸 단면도,

도 12b는 종래의 NOR형 플래시 메모리의 메모리 셀에 대한 소거 동작을 개략적으로 나타낸 단면도,

도 12c는 종래의 NOR형 플래시 메모리의 메모리 셀에 대한 독출 동작을 개략적으로 나타낸 단면도,

도 13a는 종래의 DINOR형 플래시 메모리의 메모리 셀로의 기입 동작을 나타낸 단면도,

도 13b는 종래의 DINOR형 플래시 메모리의 메모리 셀로의 소거 동작을 나타낸 단면도,

도 13c는 종래의 DINOR형 플래시 메모리의 메모리 셀로의 독출 동작을 나타낸 단면도,

도 13d는 종래의 AND형 플래시 메모리의 메모리 셀의 소거 동작을 나타낸 단면도,

도 14는 종래의 DINOR형 플래시 메모리의 메모리 셀 어레이의 구성을 나타낸 회로도,

도 15는 종래의 DINOR형 플래시 메모리의 메모리 셀 어레이의 회로 및 그에 인가된 기입 전압을 나타낸 회로도,

도 16a는 종래의 ACT형 플래시 메모리의 메모리셀에 대한 기입 동작을 나타낸 단면도,

도 16b는 종래의 ACT형 플래시 메모리의 메모리셀에 대한 소거 동작을 나타낸 단면도,

도 17은 종래의 ACT형 플래시 메모리의 플래시 메모리 어레이의 회로 및 그에 인가된 기입 전압을 나타낸 회로도,

도 18a는 종래의 로우 디코더를 나타낸 회로도,

도 18b는 도 18a에 도시된 로우 디코더에 포함된 CM0S 인버터의 예시적인 구조를 나타낸 단면도,

도 19는 종래의 FLTOX형 플래시 메모리의 셀구조를 나타낸 단면도, 및

도 20은 도 19에 도시된 셀구조의 종래의 플래시 메모리가 적용된 메모리 셀 어레이를 나타낸 회로도이다.

이하, 본 발명의 실시예를 첨부 도면을 참조하여 구체적으로 설명한다.

(실시예 1)

도 1∼도 5는 본 발명의 비휘발성 반도체기억장치의 실시예 l을 나타낸다. 도 1은 본 실시예 1에 따른 비휘발성 반도체기억장치의 메모리 셀(M00A)의 구조를 나타낸다. 본 실시예 1은 본 발명을 DINOR형 플래시 메모리에 적용한 예를 나타낸다.

도 1에 도시된 바와같이, 기판(1A)의 표면측에는 U자형 n웰(2A)이 형성된다. 기판(1A) 내부에, p웰(3A)이 형성되어 있다. 또한, p웰(3A)내에는, n+ 소스(4A) 및 n+ 드레인(5A)이 형성되어 있다. 또한, 소스(4A) 및 드레인(5A) 사이의 기판(1A)상에, 그들 사이에 삽입된 터널산화막(6A)을 통해 플로팅 게이트(FGA)가 형성되어 있다. 플로팅 게이트(FGA)상에는, 층간 절연막(7A)을 통해 콘트롤게이트(CGA)가 형성되어 있다.

여기서, 유의해야 할것은, 메모리 셀(M00A)이 형성되는 p웰(3A)은 n웰(2A)에 의해 둘러싸인 더블웰 구조로 형성되지 않으면 안되는 점이다.

다음에, 도 2a 및 2b를 참조하여 본 발명의 실시예 1의 메모리 셀(M00A)의 동작원리에 관해서 설명한다.

또한, 하기의 표 6은 메모리셀(M00A)에 대한 기입, 소거 및 독출시의 인가 전압을 정리한 것이다.

표 6

	드레인	게이트	소스	웰
기입	12V	0V	F	5V
소거	F	12V	F	0V
독출	1V	3V	0V	0V

F : 플로팅 상태

도 2a를 참조하면, 기입 동작은 다음과 같이 발생된다. p웰(3A)에 정의 고전압(Vpd)(예컨대, +5V)이 인가되고, p웰(3A)과 더블웰 구조의 n웰(2A) 사이가 순방향 바이어스로 되지 않도록, n웰(2A)에 정의 고전압(Vpd)을 인가한다. 드레인(5A)에는 정의 고전압(Vpp)(예컨대, +12V)을 인가한다. 또한, 소스(4A)측을 플로팅 상태로 하여, 콘트롤게이트(CGA)에 기준전압(Vss)(예컨대, 0V)을 인가한다. 인가된 전압조건에 의해, 드레인(5A)과 플로팅게이트(FGA)가 겹치는 부분에서 고레벨 전계가 발생된다. 이 때, p웰(3A)에 정의 고전압(Vpd)이 인가됨으로써, 드레인(5A)의 내압에 관련된 구속을 완화할 수 있다.

이 결과, 플로팅게이트(FGA)에서 전자가 방출되어, 임계치가 저하한다. 또한, 이때 이용되는 정의 고전압은 모두 단일의 외부 고전압원(예컨대, 12V)에서 공급된다.

다음에, 도 3에 도시된 메모리 어레이(10A)를 참조하여 각각의 인가 전압을 설명한다. 종래의 DINOR형 플래시 메모리의 경우와 같이, 단일 워드선(WL)에 접속된 복수의 메모리 셀에 대하여 동시에 기입을 행한다. 도 3은 기입데이터가 각각 "l","0","1", ‥,"0"의 경우를 나타낸다.

도 3은 메모리 셀어레이(10A)의 각 노드에 전압이 인가된 상태를 나타낸다. 워드선(WL0)에 접속된 메모리 셀(M00A∼M0mA)에 기입하는 경우, 워드선(WL0)에 기준전압(Vss)(예컨대, 0V)이 인가되고, 비트선(BL0,BL1,BL2,···,BLn)에 각각 Vpp(예컨대, 12V), Vpd (예컨대, 5V), Vpp, ···,Vpd를 인가한다.

이 때, 웰전압은 (Vpd)이고, 공통소스(SL)는 플로팅 상태로 된다. 또한, 비선택 워드선(WL1∼WLn)의 전압은 모두 (Vpd)로 된다. 따라서, 상기한 데이터가 메모리셀 어레이(10A)에 기입된다.

여기서 문제가 되는 것은 당업자들에게 디스터브(disturbance)로 알려져 있는 것이다. 도 3에 있어서, 소위 게이트 디스터브는 메모리 셀(M01A)에서 수신되고, 소위 드레인 디스터브는 메모리 셀(M10A)에서 수신된다. 메모리 셀(M11A)등은 콘트롤게이트(CGA), 드레인(5A), 및 웰(2A,3A)의 전압이 (Vpd)이므로 디스터브를 받지 않는다.

다음에, 상기한 게이트 디스터브 및 드레인 디스터브에 관해서 상세하게 설명한다.

(1) 게이트 디스터브

상기한 바와같이, 게이트 디스터브는 도 3에 나타낸 메모리 셀(M01A)에서 수신되는 조건들(디스터브 조건들)이며, 즉 워드선(WL0)이 0V이고, 비트선(BL1)및 기판(1A)이 5V인 조건이다. 또한, 이 조건은 기판(1A)의 전압을 기준으로 한 경우, 비트선(BL1) 및 기판(1A)의 전압이 0V이고, 워드선(WL0)이 -5V일 때와 같은 조건임을 나타낸다.

상기한 종래 기술에서는, 게이트 디스터브는 -9V 정도이고, 이 경우에, 임계치를 1V 저하시키는 데 필요한 시간은 약 lO초 정도이다. 본 실시예 1에서는, 메모리 셀의 설계조건에 의해서도 변하지만, 상기 조건하에서는 임계치를 lV 저하시키는 데 약 1OOO초 정도의 시간이 필요하다. 따라서, 본 실시예 1에 있어서는 게이트디스터브를 실질적으로 무시할 수 있다.

(2) 드레인 디스터브

상기한 바와같이, 드레인 디스터브는 도 3에 나타낸 메모리 셀(M10A)에서 수신되는 조건(디스터브 조건)이며, 즉 워드선(WL0)이 5V, 비트선(BL1)이 12V, 기판(1A)이 5V 인 조건이다. 이 조건은 기판(1A)의 전압을 기준으로 한 경우, 워드선(WL0) 및 기판(1)이 OV이고, 비트선(BL1)이 7V인 경우와 같은 조건임을 나타낸다.

본 실시예 1에서는, 메모리 셀의 설계조건에 의해서도 변하지만, 임계치를 1V 낮추는 데 상기 조건하에서 약 1OO초를 필요로 한다. (도시되지 않았지만) 메모리 셀 어레이가 메인 비트선과 서브 비트선으로 구성되어, 하나의 서브비트선에 약 32개의 메모리 셀이 접속되고, 1개의 메모리 셀의 기입 시간을 약 10 밀리초로 가정하면, 300밀리초의 디스터브 시간이 발생된다. 따라서, 본 발명에서는 (2자리수 이상의) 충분한 마진을 제공하여, 드레인 디스터브도 실질적으로 무시할 수 있다.

소거 및 독출 동작은 종래 기술에서 설명한 AND형 플래시 메모리와 마찬가지 이므로, 그에 대한 설명을 여기서는 생략한다.

다음에, 도 4a 및 도 4b를 참조하여 종래기술에 대한 본 실시예 1의 효과를 설명한다. 도 4a는 종래의 플래시 메모리의 구성을 나타내며, 도 4b는 본 실시예 1의 플래시 메모리의 구성을 나타낸다. 도 4a에 나타낸 종래의 플래시 메모리는 종래의 기술에서 설명하였기 때문에 여기서의 설명을 생략한다.

도 4b를 참조하여 본 실시예의 플래시 메모리(FM1)의 구성을 설명한다.

플래시 메모리(FM1)는 플래시 메모리 어레이(1OA), 로우디코더(11A), 칼럼디코더(12A), 및 전압공급부(15A)를 포함한다. 전압공급부(15A)는 레귤레이터회로(13)를 포함한다. 레귤레이터회로(13)는 외부전원(도시 안됨)에서 공급된 전압(Vpp)을 전압(Vpd)으로 레귤레이트하여, 칼럼 디코더(12A)와 로우 디코더(11A)로 공급한다. 전압공급부(15A)는 외부전원(도시 안됨)으로부터 공급된 전압(Vpp)을 칼럼 디코더(12A)와 로우 디코더(11A)로 공급한다. 따라서, 본 실시예의 플래시 메모리(FM1)에서는, 전압공급부(15A)에 부전압펌프를 마련할 필요가 없다.

대조적으로 종래의 플레쉬메모리는 부의 전압을 필요로 하기 때문에, 도 4a에 도시된 바와같이, 부전압 펌프(14)를 필요로 한다. 따라서, 본 실시예 1의 플래시 메모리(FM1)와 종래의 플래시 메모리 사이에는 명확한 구조적 차이가 있다.

소거 동작시에는, 종래의 플래시 메모리(FM4)는 부전압 펌프(14) 및 레귤레이터회로(13)를 사용하지 않고, 외부 전원 전압에서의 전압(Vpp)이 로우디코더 (11A)에 직접 입력된다. 본 실시예의 플래시 메모리(FM1)에서도, 소거 동작시에 종래 기술의 경우와 같이, 외부 전원 전압에서의 전압(Vpp)이 로우디코더(11A)에 직접 입력된다.

따라서, 본 실시예의 플래시 메모리에 의하면, 종래의 플래시메모리에서 요구되던 부전압 펌프를 생략할 수가 있기 때문에, 결과적으로 칩 면적을 종래 의 플래시 메모리에서보다 대폭 감소시킬 수 있다.

또한, 칼럼디코더(12A) 및 로우디코더(11A)에 부전압을 인가하지 않기 때문에, 디코더부의 회로구성을 소형 및 간단화 할 수 있다.

이와 다르게, 본 실시예의 메모리셀은 웰(2A,3A)에 인가되는 전압, 비선택 비트선(BL)에 인가되는 전압 및 비선택 워드선(WL)에 인가되는 전압으로서 (Vps)를 이용하지 않고, (Vcc)(예컨대, 3V)를 이용할 수 있도록 설계할 수 있다. 도 5는 그와 같은 경우의 플래시 메모리(FM2)의 구성을 나타낸다. 도 4b의 플래시 메모리(FM1)와 비교하면, 레귤에이터회로(13)가 생략되어 있어서, 칩 면적을 한층 더 감소시킬 수 있는 이점이 있다.

표 7은 플래시 메모리(FM2)를 사용한 경우의, 기입, 소거 및 독출시의 인가 전압을 정리한 것이다.

표 7

	드레인	게이트	소 스	웰
기입	12V	0V	F	3V
소거	F	12V	F	0V
독출	1V	3V	0V	0V

F : 플로팅 상태

(실시예 2)

도 6∼도 10은 본 발명의 실시예 2에 따른 비휘발성 반도체기억장치를 나타낸다. 도 6 및 도 7은 본 실시예 2에 따른 비휘발성 반도체기억장치의 메모리 셀(M00C)의 구성을 나타낸다. 본 실시예 2는 본 발명을 ACT형 플래시 메모리에 적용한 예, 즉 본 발명을 가상접지형 메모리셀에 적용한 예를 나타낸다. 따라서, 실시예 2의 비휘발성 반도체기억장치의 칩 면적은 실시예 1의 칩 면적보다 작다. 또한, 실시예 1에서 설명된 구성요소와 대응하는 부분에는 동일한 참조부호로 나타내며, 구체적인 설명은 생략한다.

다음에, 표 8, 도 8a 및 도 8b를 참조하여 본 실시예2의 메모리 셀(M00C)의 기본 동작 원리를 이하에 설명한다.

표 8은 기입, 소거 및 독출시의 메모리 셀(M00C)의 인가 전압을 정리한 것이다.

표 8

	드레인	게이트	소 스
기입	12V	0V	5V
소거	F	12V	0V
독출	1V	3V	0V

F : 플로팅 게이트

기입 동작은, 도 8a에 도시된 바와같이, p웰(3C)에 정의 고전압(Vpd)(예컨대, +5V)이 인가되고, p웰(3C)과 더블웰 구조의 n웰(2C) 사이에 순방향 바이어스가 발생되지 않도록 n웰(2C)에 정의 고전압(Vpd)(실제로는 Vpd 이상의 전압)을 인가하여 실행된다.

드레인(5C)에는 정의 고전압(Vpp)(예컨대, +12V)을 인가한다. 이 때, 소스(4C)는 인접한 메모리 셀의 드레인(5C)과 비트선(BL)을 공유하고 있기 때문에, (Vpd)(예컨대, 5V) 또는 플로팅 전위가 인가된다. 콘트롤게이트(CGC)에 기준전압(Vss)(예컨대, 0V)이 인가된다.

이러한 인가 전압 상태에서, 드레인(5C)과 플로팅게이트(FGC)가 겹치는 부분에 고레벨 전계가 발생된다. 그 결과, 플로팅게이트(FGC)에서 전자가 방출되어, 임계치가 저하한다. 여기에서 사용되는 정의 고전압은 전부 단일의 외부고전압원(예컨대, 12V)에서 공급된다.

다음에, 도 9에 도시된 메모리 셀어레이(10C)를 참조하여 상기 인가 전압을 설명한다. 종래의 ACT형 플래시메모리의 경우와 마찬가지로, 단일 워드선(WL)에 접속된 복수의 메모리 셀에 대하여 동시에 기입이 행하여진다. 도 10은 기입데이터가 “1","0","1",…"0"인 경우의 메모리 셀어레이(1OC)의 각 노드의 인가전압을 나타내고 있다.

워드선(WL0)에 접속된 메모리 셀(M00C∼M0mC)에 동시에 데이터 기입을 하는 경우, 워드선(WL0)에 기준전압(Vss)(예컨대, 0V)이 인가되고, 비트선(BL0, BLl, BL2,···,BLn)에 각각 Vpp(예컨대, 12V), 플로팅 전위 또는 Vpd(예컨대, 5V), Vpp, …, 플로팅 전위 또는 Vpd를 인가한다.

이 때, 웰(2C,3C)로의 인가전압은 (Vpd)로 한다. 또한, 비선택워드선 (WL1, ···,WLn)으로의 인가전압은 모두 (Vpd)로 한다. 이에 따라, 상기한 데이터가 메모리셀 어레이(10C)에 기입된다.

실시예 1에서 설명된 디스터브와 동일한 내용이 실시예 2에서도 적용되므로, 그의 설명은 생략한다.

여기서, 소거 및 독출 동작은 종래 기술에서 설명된 ACT형 플래시 메모리에서와 동일하므로(도 8a 참조), 그에 대한 설명도 생략한다.

따라서, 본 실시예에 따른 플래시 메모리에서는, (도 4B에 도시된 바와같이) 종래의 플래시 메모리에서 필요로 하는 부전압 펌프를 생략할 수 있다. 따라서, 실시예 1 뿐만 아니라 실시예 2에 따른 칩 면적도 종래의 플래시 메모리에서 요구되던 것에 비해 크게 감소될 수 있다.

또한, 이 실시예에서는, 칼럼디코더(12A) 및 로우디코더(11A)에 부전압을 인가하지 않기 때문에, 실시예 1에서와 같이 디코더의 회로구성을 간단화 및 최소화할 수 있다.

이와 다르게, 실시예 1 뿐만 아니라, 이 실시예에 따른 메모리셀도 웰(2C,3C)에 인가되는 전압, 비선택 비트선(BL)에 인가되는 전압 및 비선택 워드선 (WL)에 인가되는 전압으로서 (Vps)를 사용하지 않고, 논리용 전원에서의 논리 전원 전압(Vcc)(예컨대, 3V)을 이용하도록 설계하는 것이 가능하다. 이 경우는, 도 5에 도시된 바와같이, 레귤레이터회로(13)가 불필요하게 되기 때문에, 칩 면적을 더욱 감소시킬 수 있는 이점이 있다.

표 9는 본 실시예 2에서 도 5에 나타낸 플래시 메모리의 구성을 채용하는 경우의 기입, 소거 및 독출시에 인가된 전압을 정리한 것을 나타낸다.

표 9

F : 플로팅 게이트

실시예 1 및 실시예 2에 따라 제공되는 다른 장점은, 상기한 바와같이 기입 동작시 및 소거동작시에 부전압을 이용하지 않기 때문에, 더블웰 구조의 트랜지스터를 사용하는 필요가 없어서, 주변회로부, 특히 로우 디코더부 및 칼럼 디코더부에서 요구되는 칩 면적을 감소시킬 수 있는 이점이 있다. 이하에, 그 이유를 도 18a 및 도 18b에 나타낸 종래 예를 참조하여 설명한다.

도 18a는 NAND 게이트(20)와 CMOS 인버터(21)를 포함하는 종래의 로우 디코더(111)의 회로를 나타낸다. 도 18b는 이 로우디코더(111)를 구성하는 CMOS 인버터(21)의 구성을 나타낸 단면도이다.

CMOS 인버터(21)에 접속되는 단자(V1)에는 (Vpp), (Vcc) 또는 (Vss)가 인가된다. CMOS 인버터(21)에 접속되는 단자(V2)에는, (Vss) 또는 (Vneg)가 인가된다. 로우선택신호에 따라 선택할 때에는, p-채널 트랜지스터(Tp)가 온 상태로 되어, 단자(V1)의 전압이 출력된다. 비선택시에는, n-채널 트랜지스터(Tn)가 온상태로 되어, 단자(V2)의 전압이 출력된다.

CMOS 인버터(21)는, 도 18b에 도시된 바와같이, P형 기판(23)의 표면층에 형성된 n웰영역(24)내에 p웰영역(25)을 형성하여, n-채널 MOS 트랜지스터(Tn)가 p웰영역(25)내에 형성되는 더블웰 구조로 되어 있다. 이 구성은, CMOS 인버터(21)의 단자에 부전압이 인가된 때에, 기판(23)과 확산층 사이에 순방향 바이어스가 발생되어, 원치않는 전류가 흘러서 소정의 전압을 출력할 수 없게 되는 문제를 방지하도록 채용된다.

드레인에 부의 전압이 인가되는 경우에, 칼럼 디코더에도 더블웰 구조의 트랜지스터를 사용해야 한다.

이와 대조적으로, 본 발명에서는 기입 동작 또는 소거 동작중 어느쪽의 동작시에도 부의 전압을 사용하지 않기 때문에, 기판(23)과 확산층 사이에 순방향 바이어스 상태가 발생되지 않고, 원치않는 전류가 흐르지 않으므로 소정의 전압이 출력됨을 방지할 수 있다. 따라서, 도 11에 도시된 바와같이, 더블웰 구조의 트랜지스터를 사용할 필요가 없다. 그 결과, 주변회로부, 특히 로우디코더부 및 칼럼디코더부에서의 칩 면적을 감소시킬 수 있다.

본 발명의 비휘발성 반도체기억장치에 의하면, FN-FN 동작에 의한 플래시 메모리로의 데이터의 기입 동작 및 소거동작을 정의 전압을 인가함으로써 부의 전압을 인가하지 않고 실행할 수 있다. 그 결과, 이 플래시 메모리의 전압계에서는 종래 데이터의 기입시에 필요했던 부전압 펌프를 생략할 수 있다. 이 결과, 칩 면적을 대폭 감소시킬 수 있다.

또한, 본 발명에 의하면, 칼럼디코더 및 로우디코더에 부전압을 인가할 필요가 없기 때문에, 디코더의 회로구성을 간단화할 수 있다.

드레인측의 내압에 관련된 구속을 완화할 수 있기 때문에, 드레인영역이 비교적 작게될 수 있어서, 칩 면적을 더욱 감소시킬 수 있다.

또한, 데이터의 기입시에 비선택 메모리 셀의 워드선에 제 1의 전압을 인가함에 의해, 레귤레이터회로를 생략할 수 있어서, 칩 면적을 더욱 감소시킬 수 있다.

본 발명에 따른 기입 동작시 또는 소거 동작시에 부의 전압을 사용하지 않기 때문에, 더블웰 구조의 트랜지스터를 사용할 필요가 없다. 그 결과, 주변회로부, 특히 로우디코더부 및 칼럼디코더부의 칩 면적을 감소시킬 수 있다.

또한, 플로팅게이트가 평탄하기 때문에, FLTOX형 플래시 메모리에 비교해서, 그의 사이즈를 작게할 수 있다. 그 결과, 칩 면적을 한층 더 감소시킬 수 있다.

본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러 가지 다른 개조가 용이하게 실시될 수 있다. 따라서, 첨부된 특허청구의 범위는 본 명세서의 설명 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims

서로 교차하는 워드선과 비트선의 매트릭스; 및

워드선과 비트선의 매트릭스의 각 교차점에 대응하도록 배치되며, 콘트롤 게이트, 드레인, 및 소스를 포함하고, 상기 콘트롤 게이트는 워드선들중 대응하는 하나에 접속되고, 상기 드레인은 비트선들중 대응하는 하나에 접속되며, 데이터의 기입 동작 및 소거 동작을 FN 터널현상을 이용하여 실행할 수 있는 스택 게이트형 메모리 셀을 포함하는 비휘발성 반도체기억장치로서,

상기 콘트롤 게이트에 기준전압을 인가하고, 메모리 셀이 형성되어 있는 웰에 제 1의 전압이 인가되고, 상기 드레인에 제 2의 전압이 인가됨에 의해 데이터가 상기 메모리 셀에 기입되고,

상기 콘트롤 게이트에 제 3의 전압이 인가되고 상기 웰에 기준전압이 인가됨에 의해 데이터가 상기 메모리 셀에서 소거되고,

상기 제 1, 제 2 및 제 3의 전압은 각각 영볼트 이상의 전압이고,

상기 제 2의 전압은 상기 제 1의 전압보다 높게 되어있는 비휘발성 반도체기억장치.
제 1 항에 있어서, 상기 소스는 공통 소스에 접속되어 있는 비휘발성 반도체기억장치.
제 1 항에 있어서, 상기 소스는 상기 메모리 셀의 인접한 메모리 셀과 연관된 비트선들중 하나에 접속되어 있는 비휘발성 반도체기억장치.
제 1 항에 있어서, 상기 콘트롤 게이트, 웰, 및 드레인에 전압을 공급하는 전압공급부를 더 포함하고,

상기 메모리 셀에 데이터를 기입할때, 상기 전압공급부는 콘트롤 게이트에 기준전압을 인가하고, 상기 웰에 제 1의 전압을 인가하며, 상기 드레인에 제 2의 전압을 인가하며,

상기 메모리 셀에서 데이터를 소거할때, 상기 전압공급부는 상기 콘트롤 게이트에 제 3의 전압을 인가하고, 상기 웰에 기준전압을 인가하는 비휘발성 반도체기억장치.
제 4 항에 있어서, 상기 전압공급부는 단일의 외부전원으로부터 제 2 전압 및 기준 전압을 공급받고;

상기 전압공급부는 상기 제 2 전압을 제 1 및 제 3 전압으로 레귤레이팅하는 레귤레이터 회로를 포함하는 비휘발성 반도체기억장치.
제 4 항에 있어서, 상기 전압공급부는 외부전원으로부터 상기 제 1 전압, 제 2 전압, 제 3 전압, 및 기준 전압을 공급받는 비휘발성 반도체기억장치.
제 1 항에 있어서, 상기 제 2 및 제 3 전압이 동일한 비휘발성 반도체기억장치.
제 1 항에 있어서, 상기 메모리 셀로 데이터를 기입할때, 비선택 메모리 셀과 연관된 워드선들중 적어도 하나에 제 1 전압이 인가되는 비휘발성 반도체기억장치.
제 1 항에 있어서, 상기 웰은 p-형 반도체층으로 형성되어 있고, 상기 웰은 n-형 반도체층으로 둘러싸여 기판으로부터 전기적으로 분리되어 있고,

상기 메모리 셀로의 데이터의 기입시에 상기 n-형 반도체층에 상기 제 1 전압이 공급되는 비휘발성 반도체기억장치.
제 1 항에 있어서, 각 메모리 셀은 상기 콘트롤 게이트와 드레인/소스 사이에 형성된 플로팅게이트를 포함하고,

상기 플로팅게이트와 콘트롤 게이트 사이에 층간절연막이 형성되어 있고,

상기 플로팅게이트가 평탄한 형상을 갖는 비휘발성 반도체기억장치.