KR0170216B1 - Signal processing apparatus and method - Google Patents

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KR0170216B1 KR1019960014958A KR19960014958A KR0170216B1 KR 0170216 B1 KR0170216 B1 KR 0170216B1 KR 1019960014958 A KR1019960014958 A KR 1019960014958A KR 19960014958 A KR19960014958 A KR 19960014958A KR 0170216 B1 KR0170216 B1 KR 0170216B1
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Abstract

본 발명은 n개의 비율버퍼영역들을 가지는 외부메모리; 상기 외부 메모리와 데이터버스로 연결되고 입력된 데이터를 압축하여 압축된 비트스트림을 상기 외부 메모리의 비율버퍼영역들에 순차적으로 저장하는 메인 콘트롤러; 및 상기 외부 메모리와 데이터버스로 연결되고, 상기 메인 콘트롤러의 제어하에, 상기 n개의 비율버퍼영역들의 어드레스 정보를 참조하여 더블버퍼용 어드레스 레지스터들의 정보를 갱신하는 것에 의해 외부 메모리를 순환더블버퍼로 활용하는 프로세서로 구비된 것을 특징으로 한다.The present invention provides an external memory having n ratio buffer regions; A main controller connected to the external memory and a data bus and sequentially compressing the input data to sequentially store the compressed bitstream in ratio buffer regions of the external memory; And utilizing the external memory as a cyclic double buffer, connected to the external memory and a data bus, and updating the information of the double buffer address registers by referring to the address information of the n ratio buffer regions under the control of the main controller. Characterized in that provided with a processor.

본 발명에서는 프로세서내에 4개의 어드레스 레지스터를 이용하여 비율버퍼영역들에 저장된 데이터를 가져다 처리하도록 하므로서 외부 메모리에 구비된 비율버퍼영역들을 순환 버퍼로 구현할 수 있다는 효과가 있다.In the present invention, by using the four address registers in the processor to process the data stored in the ratio buffer regions, the ratio buffer regions provided in the external memory can be implemented as a circular buffer.

Description

신호처리장치 및 그 방법Signal processing device and method

제1도는 본 발명에 의한 신호처리장치의 구성을 나타낸 블록도.1 is a block diagram showing the configuration of a signal processing apparatus according to the present invention.

제2도는 본 발명에 의한 신호처리방법을 설명하기 위한 흐름도.2 is a flowchart illustrating a signal processing method according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 메인 콘트롤러 20 : 외부 메모리10: main controller 20: external memory

30 : 프로세서 21 : 비율버퍼영역들30 processor 21 ratio buffer areas

31~34 : 비율버퍼영역들 어드레스 저장용 레지스터31 ~ 34: Register for storing ratio buffer area address

본 발명은 신호처리장치 및 그 방법에 관한 것으로서, 특히 더블버퍼의 개념을 확장하고, 선입력 선출력의 특성을 갖도록 하기 위해 순환 버퍼의 기법으로 비율버퍼영역들을 구현하기 위한 신호처리장치 및 그 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus and a method thereof, and more particularly, to a signal processing apparatus and a method for implementing ratio buffer regions using a circular buffer technique to extend the concept of a double buffer and to have characteristics of pre-input and pre-output. It is about.

일반적으로 프로세서들간의 효율적인 버퍼링 기법들 중 더블버퍼 기술이 많이 쓰인다. 이 더블버퍼란 실제로 2개의 메모리 버퍼로 구성되며 소스 프로세서가 한 버퍼에 데이터를 모두 채우면 싱크 프로세서는 그 버퍼의 데이터를 가져가 프로세싱을 시작하고, 그 사이에 소스 프로세서는 다른 쪽 버퍼에 데이터를 채우게 된다.In general, double buffer technology is widely used among efficient buffering techniques among processors. This double buffer actually consists of two memory buffers. When the source processor fills all the data in one buffer, the sink processor takes the data from that buffer and starts processing, while the source processor fills the data in the other buffer. do.

한편 비율버퍼란 주로 압축 비트열을 저장하기 위해 주로 선입력 선출력(FIFO)로 많이 구현되는 것으로서, 엠팩2(MPEG-2) 비디오 처리에 쓰이는 비율버퍼들은 1.8Mbit의 막대한 크기를 갖는다.On the other hand, ratio buffers are mainly implemented as pre-input pre-output (FIFO) mainly for storing compressed bit streams. The ratio buffers used for MPEG-2 video processing have a huge size of 1.8 Mbit.

따라서, 상술한 비율버퍼를 칩내부에 구현하기에는 막대한 크기를 갖게되므로 주로 외부 메모리의 일부 영역에 구현된다. 또한 외부 메모리에 구현된 비율버퍼영역들을 더블버퍼로 구현하면, 이 더블버퍼의 각각의 크기가 커지게 되어 프로세싱이 원할하게 이루어지지 않는다는 문제점이 있었다.Therefore, since the above-described ratio buffer is enormous in size to be implemented in the chip, it is mainly implemented in some regions of the external memory. In addition, when the ratio buffer regions implemented in the external memory are implemented as a double buffer, there is a problem in that the size of each of the double buffers is increased and processing is not smoothly performed.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 더블버퍼의 개념을 좀 더 확장하고, 또한 선입력 선출력(FIFO)의 특성을 갖추기 위해 순환 버퍼의 기법으로 비율버퍼영역들을 구현하는 신호처리장치 및 그 방법을 제공하는데 있다.An object of the present invention is to extend the concept of the double buffer to solve the problems of the prior art as described above, and also to implement the ratio buffer regions by the technique of the circular buffer to have the characteristics of pre-input pre-output (FIFO) The present invention provides a signal processing apparatus and a method thereof.

상기 목적을 달성하기 위하여 본 발명은 n개의 비율버퍼영역들을 가지는 외부 메모리; 상기 외부 메모리와 데이터 버스로 연결되고 입력되는 압축된 비트스트림을 상기 외부 메모리의 비율버퍼영역들에 순차적으로 저장하는 메인 콘트롤러; 및 상기 외부 메모리와 데이터 버스로 연결되고, 상기 메인 콘트롤러의 제어하에, 상기 n개의 비율버퍼영역들의 어드레스 정보를 참조하여 저장이 완료된 비율버퍼영역의 어드레스 정보를 이용하여 내부의 어드레스 레지스터들의 정보를 갱신하는 것에 의해 외부 메모리로 순환더블버퍼로 활용하는 프로세서로 구비된 것을 특징으로 한다.In order to achieve the above object, the present invention provides an external memory having n ratio buffer regions; A main controller sequentially storing the compressed bitstream connected to the external memory and the data bus and being input to the ratio buffer regions of the external memory; And updating the information of the internal address registers by using the address information of the ratio buffer region, which is connected to the external memory and a data bus and under the control of the main controller, by referring to the address information of the n ratio buffer regions. It is characterized in that it is provided with a processor to utilize as a double buffer circular to the external memory.

상기 프로세서는 4개의 비율버퍼영역들 어드레스 저장용 레지스터로 구비된 것을 특징으로 한다.The processor is provided with four ratio buffer areas.

상기 레지스터는 서로 다른 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 순차적으로 저장하는 것을 특징으로 한다.The register is characterized by sequentially storing the start address and the end address of the different ratio buffer regions.

상기 레지스터에 저장하는 시작 어드레스와 끝 어드레스 대신에 비율버퍼영역들의 시작 어드레스와 비율버퍼영역들의 크기정보를 저장하는 것을 특징으로 한다.Instead of the start address and end address stored in the register, the start address of the ratio buffer regions and the size information of the ratio buffer regions are stored.

또한 본 발명은 제1더블버퍼용 어드레스 레지스터들에 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 저장하는 단계; 상기 저장단계 후 프로세싱이 시작되면 제1더블버퍼용 어드레스들에 의해 비율버퍼영역들에 저장된 압축된 데이터를 메모리 데이터 버스를 통해 전송받는 단계; 상기 데이터 전송단계에서 데이터가 전송되면 제2더블버퍼용 어드레스 레지스터들에 2번째 비율버퍼영역들의 어드레스를 저장하는 단계; 상기 저장단계 후 제2더블버퍼용 어드레스 레지스터에 의해 비율버퍼영역들에 저장된 데이터를 메모리 데이터 버스를 통해 전송받는 단계; 및 상기 데이터 전송단계 후 제1더블버퍼용 어드레스 레지스터들에 3번째 비율버퍼영역들의 어드레스를 저장하는 단계를 구비하는 것을 특징으로 한다.In addition, the present invention comprises the steps of storing the start address and the end address of the ratio buffer region in the first double buffer address register; Receiving the compressed data stored in the ratio buffer regions through the memory data bus when the processing starts after the storing step; Storing the addresses of the second ratio buffer regions in the second double buffer address registers when data is transferred in the data transfer step; Receiving data stored in the ratio buffer regions through the memory data bus by the second double buffer address register after the storing step; And storing the addresses of the third ratio buffer regions in the first double buffer address registers after the data transfer step.

이하 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 순환더블버퍼를 가지는 신호처리장치의 구성을 나타낸 블록도를 나타낸다.1 is a block diagram showing the configuration of a signal processing apparatus having a circular double buffer according to the present invention.

n개의 비율버퍼영역들을 가지는 외부 메모리(20)와, 상기 외부 메모리와 데이터 버스로 연결되고 입력된 데이터를 압축하여 압축된 비트스트림을 상기 외부 메모리의 비율버퍼영역들에 순차적으로 저장하는 메인 콘트롤러(10)와, 상기 외부 메모리와 데이터 버스로 연결되고, 상기 메인 콘트롤러의 제어하에, 상기 n개의 비율버퍼영역들의 어드레스 정보를 참조하여 저장이 완료된 비율버퍼영역의 어드레스를 이용하여 내부 더블버퍼용 어드레스 레지스터 정보를 갱신하는 것에 의해 외부 메모리를 순환더블버퍼로 활용하는 프로세서(30)로 구성된다.An external memory 20 having n ratio buffer regions, and a main controller connected to the external memory and a data bus and compressing input data to sequentially store the compressed bitstream in the ratio buffer regions of the external memory. 10) an internal double buffer address register connected to the external memory and a data bus and under the control of the main controller, by using the address of the ratio buffer region in which storage is completed by referring to address information of the n ratio buffer regions. It is composed of a processor 30 which utilizes an external memory as a circular double buffer by updating information.

상기 내부 더블버퍼용 어드레스 레지스터들은 4개의 비율버퍼영역들 어드레스 저장용 레지스터(31~34)로 구성된다.The internal double buffer address registers are composed of four ratio buffer regions address storage registers 31 to 34.

상기와 같이 구성된 본 발명의 작용·효과는 다음과 같다.The action and effect of the present invention configured as described above are as follows.

먼저 메인 콘트롤러(10)는 압축된 비트 스트림으로 된 데이터를 입력받아 메모리 데이터 버스를 통해 외부 메모리(20)로 전송하면, 상기 메모리(20)에 구비된 비율버퍼영역들(21)에 저장한다.First, the main controller 10 receives the data in the compressed bit stream and transmits the data to the external memory 20 through the memory data bus, and stores them in the ratio buffer areas 21 provided in the memory 20.

상기 프로세서(30)의 입력 버퍼를 순환 더블버퍼로 구현하고자 할 때 프로세서(30)내에 4개의 레지스터(31~34)가 필요하게 된다.In order to implement the input buffer of the processor 30 as a cyclic double buffer, four registers 31 to 34 are required in the processor 30.

그리고 메인 콘트롤러(10)는 프로세서(30)로 제어신호를 출력하면, 그 제어신호에 응답하여 프로세서(30)의 내부에 구비된 더블버퍼(DB)용 레지스터(31~34)에 비율버퍼영역들의 어드레스를 저장한다.When the main controller 10 outputs a control signal to the processor 30, in response to the control signal, the main buffer 10 registers the ratio buffer regions in the double buffer (DB) registers 31 to 34 provided in the processor 30. Save the address.

이때 상기 더블버퍼를 제1더블버퍼(31)(32)와 제2더블버퍼(33)(34)로 명하면, 각각의 더블버퍼용 어드레스 레지스터(31~34)는 다음과 같은 정보가 저장된다.In this case, if the double buffer is designated as the first double buffer 31, 32 and the second double buffer 33, 34, the following information is stored in each of the double buffer address registers 31 to 34. .

① 제1더블버퍼의 시작 어드레스① Start address of the first double buffer

② 제1더블버퍼의 끝 어드레스(또는 버퍼의 크기)② End address (or buffer size) of the first double buffer

③ 제2더블버퍼의 시작 어드레스③ Start address of the second double buffer

④ 제2더블버퍼의 끝 어드레스(또는 버퍼의 크기)를 저장한다.(4) Store the end address (or buffer size) of the second double buffer.

상기 레지스터는 서로 다른 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 순차적으로 저장하며, 레지스터에 저장하는 시작과 끝 어드레스 대신에 비율버퍼영역들의 시작 어드레스와 비율버퍼영역들의 크기정보를 저장할 수 있다.The register sequentially stores start addresses and end addresses of different ratio buffer regions, and may store the start address of the ratio buffer regions and size information of the ratio buffer regions instead of the start and end addresses stored in the register.

상기 외부 메모리(20)에 구비된 비율버퍼영역들(21)가 차지하는 영역을 n개의 블록으로 나누게 되면 각 블록은 시작 어드레스와 끝 어드레스를 갖게 된다. 예를 들어 n=4라고 하면 비율버퍼영역들(21)는 다음의 4블록들로 나눠진다.When the area occupied by the ratio buffer areas 21 included in the external memory 20 is divided into n blocks, each block has a start address and an end address. For example, if n = 4, the ratio buffer areas 21 are divided into the following four blocks.

상기와 같이 4블록으로 나누어진 비율버퍼영역들(21)에 메인 콘트롤러(10)에 의해 데이터가 저장되고, 프로세서에서는 메인 콘트롤러(10)의 제어 신호에 응답하여 더블버퍼용 어드레스 레지스터(31~34)에 저장된 비율버퍼영역(21)의 어드레스에 의해 저장된 데이터를 전송받아 프로세싱을 하게 되는데 그 과정은 다음과 같다.The data is stored by the main controller 10 in the ratio buffer areas 21 divided into four blocks as described above, and the processor registers the double buffer address registers 31 to 34 in response to the control signal of the main controller 10. The data stored by the address of the ratio buffer region 21 stored in the above is received and processed. The process is as follows.

상기와 같이 레지스터(31~34)에 비율버퍼영역들(21)의 시작 어드레스와 끝 어드레스를 저장(S1)하는 순서는 프로세서(30)내의 제1더블버퍼용 어드레스 레지스터 즉 1, 2번째 레지스터에 0번째 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 저장한다(S12). 저장한 후 제2더블버퍼용 어드레스 레지스터 즉 3, 4번째 레지스터에 1번째의 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 저장한다(S3). 그리하여 프로세싱이 시작되면 1, 2번째의 레지스터에 저장된 어드레스에 의해 0번째의 비율버퍼영역들(21)에 저장된 압축된 데이터를 외부 메모리로부터 데이터 버스를 통해 전송받아 프로세싱한다. 데이터를 전송받은 후 1, 2번째의 레지스터에 2번째 비율버퍼영역들의 어드레스를 저장한다(S4). 저장 후 프로세서 내의 3, 4번째 레지스터에 저장된 1번째 비율버퍼영역들에 저장된 데이터를 메모리 데이터 버스를 통해 전송받아(S5) 프로세싱한다. 데이터가 전송된 후 상기 3, 4번째의 레지스터에 3번째 비율버퍼영역들의 어드레스를 저장한다(S6).As described above, the order of storing the start address and the end address of the ratio buffer regions 21 in the registers 31 to 34 (S1) is in the first double buffer address register in the processor 30, that is, the first and second registers. The start address and the end address of the 0 th ratio buffer areas are stored (S12). After storing, the start address and end address of the first ratio buffer regions are stored in the second double buffer address register, that is, the third and fourth registers (S3). Thus, when processing is started, the compressed data stored in the 0th ratio buffer areas 21 is transferred from the external memory via the data bus and processed by the addresses stored in the first and second registers. After receiving the data, the addresses of the second ratio buffer regions are stored in the first and second registers (S4). After storage, the data stored in the first ratio buffer regions stored in the third and fourth registers of the processor are received through the memory data bus (S5) and processed. After data is transferred, the addresses of the third ratio buffer regions are stored in the third and fourth registers (S6).

그리하여 외부 메모리에 구비된 비율버퍼영역들에 저장된 데이터를 모두 전송받아 처리하면 상기 레지스터에 다시 처음부터 0번째 비율버퍼영역들의 어드레스를 저장하고, 상기 과정(S1~S6)을 재차 반복한다.Thus, when all the data stored in the ratio buffer regions included in the external memory are received and processed, the addresses of the 0 th ratio buffer regions are stored in the register again, and the processes S1 to S6 are repeated again.

따라서, 상술한 바와같이 본 발명에서는 프로세서 내에 4개의 더블버퍼용 어드레스 레지스터를 이용하여 비율버퍼영역들에 저장된 데이터를 가져다 처리하도록 하므로서 외부 메모리에 구비된 비율버퍼영역들을 순환 더블버퍼로 구현할 수 있다는 효과가 있다.Therefore, as described above, in the present invention, the ratio buffer regions provided in the external memory can be implemented as a cyclic double buffer by processing the data stored in the ratio buffer regions by using four double buffer address registers in the processor. There is.

Claims (5)

n개의 비율버퍼영역들을 가지는 외부메모리; 상기 외부 메모리와 데이터버스로 연결되고 입력된 데이터를 압축하여 압축된 비트스트림을 상기 외부 메모리의 비율버퍼영역들에 순차적으로 저장하는 메인 콘트롤러; 및 상기 외부 메모리와 데이터버스로 연결되고, 상기 메인 콘트롤러의 제어하에, 상기 n개의 비율버퍼영역들의 어드레스 정보를 참조하여 저장이 완료된 비율버퍼영역의 어드레스 정보를 더블버퍼용 어드레스 레지스터에 갱신하여 외부 메모리를 순환더블버퍼로 활용하는 프로세서를 구비하는 것을 특징으로 하는 신호처리장치.an external memory having n ratio buffer areas; A main controller connected to the external memory and a data bus and sequentially compressing the input data to sequentially store the compressed bitstream in ratio buffer regions of the external memory; And the address information of the ratio buffer region, which is stored, by referring to the address information of the n ratio buffer regions, connected to the external memory and a data bus and updated in the double buffer address register under the control of the main controller. Signal processing apparatus comprising a processor utilizing a circular double buffer. 제1항에 있어서, 상기 프로세서 4개의 더블버퍼용 어드레스 저장용 레지스터를 구비하는 것을 특징으로 하는 신호처리장치.The signal processing apparatus according to claim 1, further comprising an address storage register for the four double buffers of said processor. 제2항에 있어서, 상기 레지스터는 서로 다른 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 순차적으로 저장하는 것을 특징으로 하는 신호처리장치.The signal processing apparatus according to claim 2, wherein the register sequentially stores start addresses and end addresses of different ratio buffer regions. 제2항에 있어서, 상기 레지스터에 저장하는 시작과 끝 어드레스 대신에 비율버퍼영역들의 시작 어드레스와 비율버퍼영역들의 크기정보를 저장하는 것을 특징으로 하는 신호처리장치.The signal processing apparatus according to claim 2, wherein the start address of the ratio buffer regions and the size information of the ratio buffer regions are stored in place of the start and end addresses stored in the register. 더블버퍼에 비율버퍼영역들의 시작 어드레스와 끝 어드레스를 저장하는 단계; 상기 저장단계 후 프로세싱이 시작되면 제1더블버퍼용 어드레스 레지스터에 저장된 어드레스에 의해 0번째 비율버퍼영역들에 저장된 압축된 데이터를 메모리 데이터 버스를 통해 전송받는 단계; 상기 데이터 전송단계에서 데이터가 전송되면 제1더블버퍼용 어드레스 레지스터에 2번째 비율버퍼영역들의 어드레스를 저장하는 단계; 상기 저장단계 후 제2더블버퍼용 어드레스 레지스터에 저장된 어드레스에 의해 1번째 비율버퍼영역들에 저장된 데이터를 메모리 데이터 버스를 통해 전송받는 단계; 및 상기 데이터 전송단계 후 제2더블버퍼용 어드레스 레지스터에 3번째 비율버퍼영역들의 어드레스를 저장하는 단계를 구비하는 것을 특징으로 하는 신호처리장치.Storing the start address and the end address of the ratio buffer regions in the double buffer; Receiving the compressed data stored in the 0 th ratio buffer areas through the memory data bus by the address stored in the address register for the first double buffer when the processing starts after the storing step; Storing the addresses of the second ratio buffer regions in the first double buffer address register when data is transferred in the data transfer step; Receiving data stored in first ratio buffer areas through a memory data bus by an address stored in an address register for a second double buffer after the storing step; And storing the addresses of the third ratio buffer regions in the second double buffer address register after the data transfer step.
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