KR0169372B1 - Apparatus of detecting a field signal - Google Patents

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KR0169372B1
KR0169372B1 KR1019950038052A KR19950038052A KR0169372B1 KR 0169372 B1 KR0169372 B1 KR 0169372B1 KR 1019950038052 A KR1019950038052 A KR 1019950038052A KR 19950038052 A KR19950038052 A KR 19950038052A KR 0169372 B1 KR0169372 B1 KR 0169372B1
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Abstract

이 발명은 필드신호 검출장치에 관한 것으로서, 복합 동기신호와 임의의 검출용 클럭 신호를 받아 등화 동기신호를 카운팅하는 등화 동기신호 카운터와; 상기 등화 동기신호 검출용 카운터의 출력인 등화 동기신호의 개수에 따라 필드 세트 신호와 필드 리세트 신호를 검출해내는 검출기와; 상기 검출기에서 출력된 필드 세트 신호와 필드 리세트 신호를 입력받아 프리 필드신호를 생성시키는 S-R 래치와; 상기 SR 래치의 출력과 상기 수직 리세트 신호 생성기의 출력신호인 수직 리세트 신호를 입력받아 시스템에 필요한 필드 판별 신호를 생성시키는 필드 생성기와; 상기 등화 동기신호 검출용 카운터의 리세트를 제어하는 신호를 발생시키는 등화 동기신호 제거기와; 상기 SR 래치의 출력과 복합 동기신호와 임의의 검출용 클럭 신호를 입력받아 수직 리세트 신호를 생성시키는 수직 리세트 신호 생성기로 구성되어, 다중 감시용(Multi - Closed Circuit Television) 카메라(Camera)의 외부 동기를 위해 복합 동기신호(Composite Synchronous Signal)만을 이용하여 필드신호를 발생시키는 필드신호 검출장치에 관한 것이다.The present invention relates to a field signal detection apparatus, comprising: an equalization synchronization signal counter for receiving a complex synchronization signal and an arbitrary detection clock signal and counting an equalization synchronization signal; A detector for detecting a field set signal and a field reset signal according to the number of equalization synchronization signals which are outputs of the equalization synchronization signal detection counter; An S-R latch for receiving a field set signal and a field reset signal output from the detector to generate a pre-field signal; A field generator configured to receive an output of the SR latch and a vertical reset signal, which is an output signal of the vertical reset signal generator, to generate a field discrimination signal necessary for a system; An equalization synchronization signal canceller for generating a signal for controlling the reset of the equalization synchronization signal detection counter; It is composed of a vertical reset signal generator for generating a vertical reset signal by receiving the output of the SR latch, a composite synchronization signal and an arbitrary detection clock signal, the multi-closed circuit television camera The present invention relates to a field signal detecting apparatus for generating a field signal using only a composite synchronous signal for external synchronization.

Description

필드신호 검출장치Field signal detector

제1도는 NTSC 모드에서 복합 동기신호 및 필드신호의 타이밍도이고,1 is a timing diagram of a composite synchronization signal and a field signal in an NTSC mode,

제2도는 PAL 모드에서 복합 동기신호 및 필드신호의 타이밍도이고,2 is a timing diagram of a composite synchronization signal and a field signal in the PAL mode,

제3도는 복합 동기신호를 구성하는 각 동기신호의 하위 레벨 구간에 대한 클럭의 갯수를 나타내는 표이고,3 is a table showing the number of clocks for lower level sections of each synchronization signal constituting the composite synchronization signal.

제4도는 모드에 따라 복합 동기신호를 구성하는 각 동기신호의 하위 레벨 구간에 대한 클럭의 갯수를 나타내는 도면이고,FIG. 4 is a diagram showing the number of clocks for a lower level section of each synchronization signal constituting a composite synchronization signal according to a mode.

제5도는 이 발명의 실시예에 따른 필드신호 검출장치의 블럭 구성도이고,5 is a block diagram of a field signal detection apparatus according to an embodiment of the present invention,

제6도는 이 발명의 실시예에 따른 필드신호 검출장치의 상세 회로도이고,6 is a detailed circuit diagram of a field signal detection apparatus according to an embodiment of the present invention,

제7도는 이 발명의 실시예에 따른 복합 동기신호에서의 필드신호 검출장치의 타이밍도이다.7 is a timing diagram of a field signal detection apparatus in a composite synchronization signal according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 등화 동기신호 카운터 20 : 검출기10: equalization synchronization signal counter 20: detector

30 : S-R 래치 40 : 필드신호 발생기30: S-R latch 40: Field signal generator

50 : 등화 동기신호 제거기 60 : 수직 리세트 신호 발생기50: equalization synchronous signal canceller 60: vertical reset signal generator

이 발명은 필드(Field)신호 검출장치에 관한 것으로서, 더욱 상세하게 말하자면, 다중 감시용(Multi - Closed Circuit Television) 카메라(Camera)의 외부 동기를 위해 복합 동기신호(Composite Synchronous Signal)만을 이용하여 필드신호를 발생시키는 필드신호 검출장치에 관한 것이다.The present invention relates to a field signal detecting apparatus, and more specifically, to a field using only a composite synchronous signal for external synchronization of a multi-closed circuit television camera. A field signal detection device for generating a signal.

감시용 카메라를 다중화하여 1개의 모니터(Monitor)로 표시하는 경우에는 각 카메라의 동기가 일치되어야 한다.In the case of multiplexing surveillance cameras and displaying them as one monitor, the synchronization of each camera must match.

상기 응용을 위한 시스템을 일반적으로 동기 결합(Generator Lock)이라고 한다. 동기 결합의 기본 원리는 서브 카메라(Sub Camera)가 메인 카메라(Main Camera)의 영상신호를 받아서, 영상 동기신호 분리회로에서 복합 동기신호를 분리하고, 분리된 복합 동기신호를 이용하여 수직 동기신호와 필드 식별신호를 만들어내는 것이므로, 동기신호의 일치는 필수적이다.The system for this application is commonly referred to as generator lock. The basic principle of synchronous coupling is that a sub camera receives a video signal from a main camera, separates a composite sync signal from a video sync signal separation circuit, and uses a separate composite sync signal to generate a vertical sync signal. Since the field identification signal is generated, matching of the synchronization signal is essential.

종래의 기술은 복합 동기신호의 주파수 성분이 다른 것을 이용하여 저항(Resistor)과 커패시터(Capacitor)로 구성된 아날로그(Analog) 동기신호 분리회로를 구성하여 수직 동기신호(Vertical Synchronous Signal)를 검출하고, 검출된 수직 동기신호와 복합 동기신호를 이용하여 필드 식별 신호를 검출한다.Conventional technology detects a vertical synchronous signal by configuring an analog synchronous signal separation circuit composed of a resistor and a capacitor by using different frequency components of a complex synchronous signal. The field identification signal is detected using the vertical synchronization signal and the composite synchronization signal.

그러나 상기한 종래의 기술은 저항과 커패시터와 같은 수동소자와 이산 논리소자들로 구성되므로 많은 외부 부품이 필요하게 되어 최근의 추세인 세트(Set) 소형화에 적합하지 않은 문제점이 있다.However, the above-described conventional technology is composed of passive and discrete logic elements such as resistors and capacitors, and thus requires a large number of external components, which is not suitable for the miniaturization of the set.

또한, 종래의 VTR에서도 복합 동기신호와 수직 동기신호로부터 필드신호를 만드는 회로가 있지만, 필드의 변환 시점이 다중 감시용 카메라와 맞지 않아 시스템의 동기가 어려운 문제점이 있다.In addition, although the conventional VTR has a circuit for generating a field signal from the composite synchronizing signal and the vertical synchronizing signal, there is a problem that the synchronization of the system is difficult because the field conversion timing does not match with the multi-monitor camera.

따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 다중 감시용 카메라의 외부 동기를 위해 복합 동기신호에서 동기신호들의 카운팅에 의해 정확하게 동기신호들을 검출하고, 이로부터 필드를 구분할 수 있어 회로적인 간략화 뿐만이 아니라 필드 발생의 신뢰성까지 보강할 수 있는 필드신호 검출장치를 제공하기 위한 것이다.Accordingly, an object of the present invention is to solve the above-described problems, and to accurately detect sync signals by counting sync signals in a composite sync signal for external synchronization of a multiple surveillance camera, and to distinguish a field therefrom. It is an object of the present invention to provide a field signal detection apparatus capable of reinforcing not only circuit simplification but also reliability of field generation.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 복합 동기신호를 입력받아, 복합 동기신호 중 등화 동기신호 구간만을 카운팅하는 등화 동기신호 카운터와; 상기 등화 동기신호 검출용 카운터의 출력인 등화 동기신호의 갯수에 따라 필드 세트 신호와 필드 리세트 신호를 검출해내는 검출기와; 상기 검출기에서 출력된 필드 세트 신호와 필드 리세트 신호를 입력받아 프리 필드신호를 생성시키는 S-R 래치와; 상기 SR 래치의 출력인 프리 필드신호를 입력받아 시스템에 필요한 필드를 판별하는 필드신호를 생성시키는 필드 생성기와; 임의의 검출용 클럭신호가 2분주된 신호를 입력받아, 상기 등화 동기신호 검출용 카운터의 리세트를 제어하는 신호를 발생시키는 등화 동기신호 제거기와; 복합 동기신호와 임의 의 검출용 클럭 신호가 2분주된 신호를 입력받아 수직 리세트 신호를 생성시키는 수직 리세트 신호 생성기로 이루어진다.As a means for achieving the above object, the configuration of the present invention comprises: an equalization synchronization signal counter which receives a composite synchronization signal and counts only equalization synchronization signal sections of the composite synchronization signal; A detector for detecting a field set signal and a field reset signal according to the number of equalization synchronization signals which are outputs of the equalization synchronization signal detection counter; An S-R latch for receiving a field set signal and a field reset signal output from the detector to generate a pre-field signal; A field generator for receiving a pre-field signal, which is an output of the SR latch, to generate a field signal for determining a field required by a system; An equalization synchronization signal canceller for receiving a signal divided by two arbitrary detection clock signals and generating a signal for controlling the reset of the equalization synchronization signal detection counter; The composite synchronization signal and the arbitrary detection clock signal are inputted by a signal divided by two, and a vertical reset signal generator for generating a vertical reset signal.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.With the above configuration, the most preferred embodiment which can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.

제5도는 이 발명의 실시예에 따른 필드신호 검출장치의 블럭 구성도이고, 제6도는 이 발명의 실시예에 따른 필드신호 검출장치의 상세 회로도이다.5 is a block diagram of the field signal detecting apparatus according to the embodiment of the present invention, and FIG. 6 is a detailed circuit diagram of the field signal detecting apparatus according to the embodiment of the present invention.

첨부한 제5도와 제6도에 도시되어 있듯이, 이 발명의 실시예에 따른 필드신호 검출장치의 구성은, 모드 신호(MD)를 입력받아 반전시켜 출력하는 인버터(1)와; 임의의 검출용 클럭(CLK)을 입력받아 2분주하여 출력하는 T-플립플롭(2)과; 복합 동기신호(CS)를 입력받아 반전시켜 출력하는 인버터(3)와; 복합 동기신호(CS)를 입력받아, 복합 동기신호 중 등화 동기신호(EP) 구간만을 카운팅하여 카운팅 결과를 출력하는 등화 동기신호 카운터(10)와; 상기 등화 동기신호 카운터(10)의 출력인 등화 동기신호의 갯수에 따라 필드 세트 신호(FS)와 필드 리세트 신호(FR)를 검출하여 출력하는 검출기(20)와; 상기 검출기(20)에서 추력된 필드 세트 신호(FS)와 필드 리세트 신호(FR)를 입력받아 프리 필드(Pre-Field) 신호(FD)를 생성하여 출력하는 S-R 래치(30)와; 상기 S-R 래치(30)의 출력인 프리 필드신호(FD)를 입력받아 시스템에 필요한 필드 판별 신호(FLD)를 생성시키는 필드 생성기(40)와; 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭(CK) 입력으로 공급받아, 상기 등화 동기신호 카운터(10)의 리세트(RSTB)를 제어하는 신호(NCS)를 발생시키는 등화 동기신호 제거기(50)와; 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭(CK) 입력으로 공급받고, 복합 동기신호(CS)와 상기 인버터(3)의 출력신호(CSB)를 입력받아 수직 리세트 신호(RS)를 생성시키는 수직 리세트 신호 생성기(60)로 이루어진다.As shown in FIG. 5 and FIG. 6, the configuration of the field signal detecting apparatus according to the embodiment of the present invention includes: an inverter 1 which receives a mode signal MD and inverts and outputs it; A T-flip-flop 2 which receives an arbitrary detection clock CLK and divides it into two outputs; An inverter (3) for receiving the composite synchronization signal (CS) and inverting and outputting it; An equalization synchronization signal counter 10 which receives the composite synchronization signal CS, counts only an equalization synchronization signal EP section among the composite synchronization signals, and outputs a counting result; A detector 20 for detecting and outputting a field set signal FS and a field reset signal FR according to the number of equalization synchronization signals output from the equalization synchronization signal counter 10; An S-R latch (30) for receiving a field set signal (FS) and a field reset signal (FR) thrusted by the detector (20) to generate and output a pre-field signal (FD); A field generator (40) for receiving a prefield signal (FD), which is an output of the S-R latch (30), to generate a field discrimination signal (FLD) necessary for a system; Equalization for receiving the clock CLKA divided by the T-flip flop 2 to the clock CK input and generating a signal NCS for controlling the reset RSTB of the equalization synchronization signal counter 10. A synchronization signal canceller 50; The clock CLKA divided by the T-flip flop 2 is supplied to the clock CK input, and the vertical reset signal is received by receiving the composite synchronization signal CS and the output signal CSB of the inverter 3. And a vertical reset signal generator 60 for generating (RS).

상기 검출기(20)의 구성은, 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 3일 때 상위 레벨(High)을 출력하는 3 검출수단(21)과; 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 6일 때 상위 레벨(High)이 되어 필드 리세트 신호(FR)를 출력하는 6 검출수단(22)과; 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 7일 때 상위 레벨(High)을 출력하는 7 검출수단(23)과; 상기 인버터(1)의 출력을 선택 입력(S)으로 공급받고, 상기 6 검출수단(22)과 7 검출수단(23)의 출력을 입력받아 필드 세트 신호(FS)를 출력하는 멀티플렉서(24)로 이루어진다.The detector 20 comprises three detection means 21 for outputting a high level when the number of equalization synchronization signals output from the equalization synchronization signal counter 10 is three; Six detection means (22) for outputting a field reset signal (FR) at a high level when the number of equalization synchronization signals output from the equalization synchronization signal counter (10) is six; Seven detection means (23) for outputting a high level when the number of equalization synchronization signals output from the equalization synchronization signal counter (10) is seven; The output of the inverter 1 is supplied to the selection input S, and to the multiplexer 24 which receives the outputs of the six detection means 22 and the seven detection means 23 and outputs the field set signal FS. Is done.

상기 필드 생성기(40)의 구성은, 상기 S-R 래치(30)의 출력인 프리 필드신호(FD)를 데이타(D) 입력으로 공급받고, 상기 수직 리세트 신호 발생기(60)의 출력인 수직 리세트 신호(VR)를 클럭(CK)입력으로 공급받아 반전 필드 판별 신호(FLDB)를 출력하는 D-플립플롭(41)과; 상기 D-플립플롭(41)에서 반전 필드 판별 신호(FLDB)를 입력받아 반전시켜 출력하는 인버터(42)와; 상기 인버터(42)의 출력과 상기 인버터(1)의 출력(MDB)을 입력받아 부정 논리곱 연산을 하여 출력하는 부정 논리곱 수단(43)과; 상기 D-플립플롭(41)에서 반전 필드 판별 신호(FLDB)를 입력받고, 모드신호(MD)를 입력받아 부정 논리곱 연산을 하여 출력하는 부정 논리곱 수단(44)과; 상기 부정 논리곱 수단(43)과 부정 논리곱 수단(44)의 출력을 입력받아 부정 논리곱 연산을 하여 필드 판별 신호(FLDB)를 출력하는 부정 논리곱 수단(45)으로 이루어진다.The field generator 40 is configured to receive a pre-field signal FD, which is an output of the SR latch 30, as a data D input, and to perform a vertical reset that is an output of the vertical reset signal generator 60. A D-flip-flop 41 which receives the signal VR from the clock CK input and outputs an inverted field discrimination signal FLDB; An inverter 42 which receives the inverted field discrimination signal FLDB from the D-flip-flop 41 and inverts and outputs the inverted field discrimination signal FLDB; Negative AND means (43) for receiving an output of the inverter (42) and an output (MDB) of the inverter (1) and performing an AND logic operation; Negative logical multiplication means (44) for receiving an inverted field discrimination signal (FLDB) from the D-flip-flop (41), receiving a mode signal (MD), and performing an AND logic operation; The negative AND means 43 and the negative AND means 44 are input to the negative AND, and the result of the negative AND multiplication means 45 for outputting the field discrimination signal (FLDB).

상기 등화 동기신호 제거기(50)의 구성은, 상기 인버터(3)의 출력신호(CSB)를 리세트 입력(RSTB)으로 공급받고, 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력하는 카운터(51)와; 상기 카운터(51)에서 카운팅된 갯수가 22이면 상위 레벨을 출력하는 22 검출수단(52)과; 상기 22 검출수단(52)의 출력과 상기 인버터(3)의 출력을 입력받아 상기 등화 동기신호 카운터(10)의 리세트 신호(RSTB)를 출력하는 S-R 래치(53)로 이루어진다.The equalization synchronizing signal remover 50 is configured to receive the output signal CSB of the inverter 3 to the reset input RSTB and to divide the clock CLKA divided by the T-flip flop 2. A counter 51 supplied to the clock input CK and outputting the number of clocks; 22 detecting means (52) for outputting a higher level if the number counted in said counter (51) is 22; S-R latch 53 for receiving the output of the 22 detection means 52 and the output of the inverter 3 and outputs the reset signal RSTB of the equalization synchronization signal counter 10.

상기 수직 리세트 신호 생성기(60)의 구성은, 상기 인버터(3)의 출력신호(CSB)를 리세트 입력(RSTB)으로 공급받고, 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력하는 카운터(61)와; 복합 동기신호(CS)를 리세트 입력(RSTB)으로 공급받고, 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력하는 카운터(62)와; 상기 카운터(61)의 출력을 입력받아 카운팅 갯수가 40일 때 상위 레벨을 출력하는 40 검출수단(63)과; 상기 카운터(62)의 출력을 입력받아 카운팅 갯수가 40일 때 상위 레벨을 출력하는 40 검출수단(64)과; 상기 40 검출수단(63)과 40 검출수단(64)의 출력을 입력받아 반전 수직 리세트 신호(VRB)를 출력하는 S-R 래치(65)와; 상기 S-R 래치(65)의 출력을 입력받아 반전시켜 수직 리세트 신호를 출력하는 인버터(66)으로 이루어진다.The vertical reset signal generator 60 is configured to receive the output signal CSB of the inverter 3 to the reset input RSTB and divide the clock CLKA divided by the T-flop flop 2. A counter 61 which is supplied with a clock input CK and outputs the number of clocks; A counter for receiving the composite synchronization signal CS from the reset input RSTB, the clock CLKA divided from the T-flip flop 2, and the clock input CK, and outputting the number of clocks ( 62); 40 detecting means (63) for receiving the output of the counter (61) and outputting a high level when the counting number is 40; 40 detection means (64) for receiving the output of the counter (62) and outputting a high level when the counting number is 40; An S-R latch (65) for receiving the outputs of the 40 detecting means (63) and the 40 detecting means (64) and outputting an inverted vertical reset signal (VRB); Inverter 66 receives an output of the S-R latch 65 and inverts the same to output a vertical reset signal.

상기한 구성에 의한, 이 발명의 실시예에 따른 필드신호 검출장치의 작용은 다음과 같다.The operation of the field signal detection apparatus according to the embodiment of the present invention with the above configuration is as follows.

필드신호 검출장치는 비디오 카메라에 사용되는 복합 동기신호(CS, Composite Synchronous Signal)를 입력으로 하고 있으며, 시스템 클럭(Clock)으로 클럭 신호(CLK)와 NTSC(National Television System Committee) 방식및 PAL(Phase Alternation by Line) 방식을 구분하기 위해 모드 신호(MD, Mode)를 사용하고 있다.Field signal detection device is a composite synchronous signal (CS) used in video camera as input, and clock signal (CLK), NTSC (National Television System Committee) type and PAL (Phase) as system clock The mode signal (MD, Mode) is used to distinguish the Alternation by Line.

복합 동기신호는 수평 동기신호 (HS, Horizontal Synchronous Signal), 수직 동기신호(VS, Vertical Synchronous Signal) 및 등화 동기신호(EP, Equalizer Pulse)의 세가지 성분으로 구성되어 있다.The composite synchronization signal is composed of three components: a horizontal synchronization signal (HS), a vertical synchronization signal (VS), and an equalization pulse (EP).

제1도는 NTSC 모드에서 복합 동기신호 및 필드신호의 타이밍도이고, 제2도는 PAL 모드에서 복합 동기신호 및 필드신호의 타이밍도이다. 제1도와 제2도에 도시되어 있듯이, 필드신호(FLD)의 상위 레벨 및 하위 레벨은 등화 동기신호(EP)의 갯수에 따라 구분이 가능하다.1 is a timing diagram of a composite synchronization signal and a field signal in the NTSC mode, and FIG. 2 is a timing diagram of a composite synchronization signal and a field signal in the PAL mode. As shown in FIG. 1 and FIG. 2, the upper level and the lower level of the field signal FLD can be distinguished according to the number of equalization synchronization signals EP.

필드신호(FLD)의 하위 레벨에서 상위 레벨로의 변환시 등화 동기신호(EP)는 각각 6개로 구성되어 있지만, 필드신호(FLD)의 상위 레벨에서 하위 레벨로의 변환시의 등화 동기신호(EP)는 7개, 5개로 구성되어 있다.Although six equalization synchronization signals EP are used to convert the field signal FLD from the lower level to the higher level, the equalization synchronization signals EP when the field signal FLD is converted from the upper level to the lower level. It consists of seven and five.

상기 등화 동기신호(EP)의 갯수 차이를 판단할 수 있으면, 필드신호(FLD)의 구분이 가능하다는 것을 알 수 있다.If it is possible to determine the difference in the number of equalization synchronization signals EP, it can be seen that the field signal FLD can be distinguished.

또한, 복합 동기신호(CS)에서 등화 동기신호(EP)만을 검출하여, 이 등화 동기신호(EP)의 객수를 판단하기 위해서는 복합 동기신호(CS)를 구성하고 있는 성분인 수평 동기신호(HS), 수직 동기신호(VS) 및 등화 동기신호(EP)의 구분이 가능해야 한다.In order to detect only the equalization synchronization signal EP from the composite synchronization signal CS and determine the number of equalization synchronization signals EP, the horizontal synchronization signal HS which is a component constituting the composite synchronization signal CS is used. In this case, the vertical synchronization signal VS and the equalization synchronization signal EP should be distinguishable.

제3도는 복합 동기신호를 구성하는 각 동기신호의 하위 레벨 구간에 대한 클럭의 갯수를 나타내는 표이다.3 is a table showing the number of clocks for lower level sections of each synchronization signal constituting the composite synchronization signal.

제3도에 도시되어 있듯이, NTSC-Hiband 모드에서 복합 동기신호(CS)를 구성하고 있는 수평 동기신호(HS)의 하위 레벨(Low) 구간은 70개의 클럭 기간으로 구성되어 있으며, 수직 동기신호(VS)의 하위 레벨(Low) 구간은 385개의 클럭 기간으로 구성되어 있으며, 등화 동기신호(EP)의 하위 레벨(Low) 구간은 35개의 클럭 기간으로 구성되어 있다.As shown in FIG. 3, the low level (Low) section of the horizontal synchronizing signal HS constituting the composite synchronizing signal CS in the NTSC-Hiband mode consists of 70 clock periods. The lower level (Low) section of VS is composed of 385 clock periods, and the lower level (Low) section of the equalization synchronization signal EP is composed of 35 clock periods.

이 하위 레벨(Low) 구간에 대한 클럭의 갯수를 판단한다면, 복합 동기신호(CS)에서 각 동기신호들을 구별할 수 있으며, 여기서 등화 동기신호(EP)의 갯수를 판단하여 필드신호(FLD)의 상위 레벨(High) 및 하위 레벨(Low)의 구분이 가능하다.If the number of clocks for this low level period is determined, each of the synchronization signals can be distinguished from the composite synchronization signal CS, and the number of equalization synchronization signals EP is determined to determine the number of clock signals of the field signal FLD. It is possible to distinguish between a high level and a low level.

제4도는 모드에 따라 복합 동기신호를 구성하는 각 동기신호의 하위 레벨 구간에 대한 클럭의 갯수를 나타내는 도면이다.FIG. 4 is a diagram showing the number of clocks for a lower level section of each synchronization signal constituting a composite synchronization signal according to a mode.

제4도에 도시된 바와 같이, 각 모드에 따라서 수평 동기신호(HS), 수직 동기신호(VS) 및 등화 동기신호(EP)의 구분이 하위 레벨(Low)에서의 클럭의 갯수에 의해 가능함을 알 수 있다.As shown in FIG. 4, it is possible to distinguish the horizontal synchronization signal HS, the vertical synchronization signal VS and the equalization synchronization signal EP according to each mode by the number of clocks at the low level Low. Able to know.

PAL 모드일 경우는 모드 신호(MD)의 값을 상위 레벨(1)로, NTSC 모드일 경우는 모드 신호(MD)의 값을 하위 레벨(0)로 하여 모드의 구분을 한다.In the PAL mode, the mode is distinguished by setting the value of the mode signal MD to the upper level (1) and in the NTSC mode to the value of the mode signal (MD) as the lower level (0).

필드신호 검출장치에 상기 모드 신호(MD)와 임의의 클럭(CLK)과 복합 동기신호(CS)가 입력되면, 인버터(1)는 상기 모드 신호(MD)를 입력받아 반전시켜 반전 모드 신호(MDB)를 출력한다.When the mode signal MD, the arbitrary clock CLK, and the composite synchronization signal CS are input to the field signal detection device, the inverter 1 receives the mode signal MD and inverts the inverted mode signal MDB. )

T-플립플롭(2)은 상기 클럭(CLK)을 입력받아 분주하여 분주된 클럭(CLKA)을 출력한다.The T-flip-flop 2 receives the clock CLK and divides it to output a divided clock CLKA.

인버터(3)는 상기 복합 동기신호(CS)를 입력받아 반전시켜 출력한다.The inverter 3 receives the complex synchronization signal CS and inverts the output.

등화 동기신호 제거기(50) 내부에 있는 카운터(51)는 상기 인버터(3)의 출력신호(CSB)를 리세트 입력(RSTB)으로 공급받고, 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 복합 동기 신호(CS)의 반전된 신호(CSB)가 상위 레벨(High)인 구간에서 클럭의 갯수를 카운팅하여 출력한다.The counter 51 inside the equalization synchronous signal remover 50 receives the output signal CSB of the inverter 3 as a reset input RSTB and divides the clock divided by the T-flip flop 2. CLKA is supplied to the clock input CK, and the number of clocks is counted and output in a section in which the inverted signal CSB of the composite synchronization signal CS is at a high level (High).

22 검출수단(52)은 상기 카운터(51)의 출력을 입력받아 카운팅된 갯수가 22일때만 상위 레벨(High)을 발생하여 S-R 래치(53)의 리세트(Reset) 입력으로 이용된다.The 22 detection means 52 receives the output of the counter 51 and generates a high level only when the counted number is 22, and is used as a reset input of the S-R latch 53.

S-R 래치(53)는 상기 22 검출수단(52)의 출력을 리세트 입력으로, 상기 인버터(3)의 출력인 복합 동기신호가 반전된 신호(CDB)를 세트 입력으로 하여, 상기 등화 동기신호 카운터(10)의 리세트 신호(RSTB)를 제어하는 신호(NCS)를 출력한다.The SR latch 53 sets the output of the 22 detection means 52 as a reset input, and sets the signal CDB in which the composite synchronizing signal which is the output of the inverter 3 is inverted as a set input. A signal NCS for controlling the reset signal RSTB of (10) is output.

상기 등화 동기신호 카운터(10)의 리세트 신호(RSTB)를 제어하는 신호(NCS)는 복합 동기신호(CS)가 하위 레벨(Low)일 때 상위 레벨(High)이 되어 출력되고, 카운터(51)에서 카운팅 된 값이 22가 될 때 하위 레벨(Low)로 리세트 된다.The signal NCS controlling the reset signal RSTB of the equalization synchronization signal counter 10 is outputted at a high level when the compound synchronization signal CS is at a low level, and is output. ) Is reset to Low when the counted value is 22.

상기 카운터(51)의 클럭으로 시스템 클럭(CLK)의 2분주된 클럭(CLKA)이 사용되므로, 22 검출기(52)에서 검출된 22는 44를 나타낸다.Since the clock CLKA divided by two of the system clock CLK is used as the clock of the counter 51, 22 detected by the 22 detector 52 represents 44. FIG.

이와같은 방법으로, 제4도에 도시되어 있는 바와같이 등화 동기신호(EP)의 하위 레벨(Low) 구간이 클럭(CLK)을 기준으로 최소 22, 최대 35를 가지므로 상기 22 검출수단(52)에서 세트 신호는 발생되지 않아 등화 동기신호(EP)구간만 검 출 할 수 있는 것이다.In this manner, as shown in FIG. 4, since the lower level Low section of the equalization synchronization signal EP has a minimum of 22 and a maximum of 35 based on the clock CLK, the 22 detection means 52 The set signal is not generated in the system and only the equalization synchronization signal (EP) section can be detected.

등화 동기신호 카운터(10)는 복합 동기신호(CS)를 클럭입력(CK)으로 공급받아 등화 동기신호(EP)의 갯수를 카운팅하여 카운팅 결과를 출력한다.The equalization synchronization signal counter 10 receives the composite synchronization signal CS as the clock input CK and counts the number of equalization synchronization signals EP to output the counting result.

검출기(20)는 상기 등화 동기신호 카운터(10)의 출력인 등화 동기신호(EP)의 갯수에 따라 필드 세트 신호(FS, Field Set)와 필드 리세트 신호(FR, Field Reset)를 발생한다.The detector 20 generates a field set signal FS and a field reset signal FR according to the number of equalization synchronization signals EP output from the equalization synchronization signal counter 10.

상기 검출기(20) 내부의 구성은, 3 검출수단(21)은 상기 등화 동기신호 카운터(10)의 출력인 등화 동기신호(EP)의 갯수가 3일 때 상위 레벨(High)을 출력한다.In the configuration of the detector 20, the three detection means 21 outputs a high level High when the number of equalization synchronization signals EP, which are outputs of the equalization synchronization signal counter 10, is three.

6 검출수단(22)은 상기 등화 동기신호 카운터(10)의 출력인 등화 동기신호(EP)의 갯수가 6일 때 상위 레벨(High)이 되어 필드 리세트 신호(FR)를 출력한다.When the number of equalization synchronization signals EP, which are the outputs of the equalization synchronization signal counter 10, is six, the sixth detection means 22 outputs the field reset signal FR at a high level.

7 검출수단(23)은 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 7일 때 상위 레벨(High)을 출력한다.The seven detection means 23 outputs a high level when the number of the equalization synchronization signals which is the output of the equalization synchronization signal counter 10 is seven.

멀티플렉서(24)는 상기 인버터(1)의 출력을 선택 입력(S)으로 공급받고, 상기 6 검출수단(22)과 7 검출수단(23)의 출력을 입력받아 필드 세트 신호(FS)를 출력한다.The multiplexer 24 receives the output of the inverter 1 as the selection input S, receives the outputs of the six detecting means 22 and the seven detecting means 23 and outputs a field set signal FS. .

S-R 래치(30)는 상기 검출기(20)에서 출력된 필드 세트 신호(FS)와 필드 리세트 신호(FR)를 입력받아 프리 필드(Pre-Field) 신호(FD)를 생성하여 출력한다.The S-R latch 30 receives the field set signal FS and the field reset signal FR output from the detector 20 to generate and output a pre-field signal FD.

수직 리세트 신호 생성기(60)는 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭(CK) 입력으로 공급받고, 복합 동기신호(CS)와 상기 인버터(3)의 출력신호(CSB)를 입력받아 프리 필드신호(FD)의 클럭킹(Clocking)을 위한 수직 리세트 신호(RS)를 생성시킨다.The vertical reset signal generator 60 receives a clock CLKA divided by the T-flip flop 2 as a clock CK input, and outputs a composite synchronization signal CS and an output signal of the inverter 3. It receives the CSB and generates a vertical reset signal RS for clocking the prefield signal FD.

상기 수직 리세트 신호 생성기(60) 내부의 카운터(61)는 상기 인버터(3)의 출력신호(CSB)를 리세트 입력(RSTB)으로 공급받고, 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력한다.The counter 61 inside the vertical reset signal generator 60 receives the output signal CSB of the inverter 3 to the reset input RSTB and divides the clock divided by the T flip-flop 2. CLKA is supplied to the clock input CK to output the number of clocks.

40 검출수단(63)은 상기 카운터(61)의 출력을 입력받아 카운팅 갯수가 40일 때 상위 레벨을 출력한다.The 40 detecting means 63 receives the output of the counter 61 and outputs the upper level when the counting number is 40.

카운터(62)는 복합 동기신호(CS)를 리세트 입력(RSTB)으로 공급받고, 상기 T-플립플롭(2)에서 분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력한다.The counter 62 is supplied with the composite synchronizing signal CS to the reset input RSTB, and is supplied with the clock CLKA divided by the T-flip-flop 2 to the clock input CK, so that the number of clocks is maintained. Outputs

40 검출수단(64)은 상기 카운터(62)의 출력을 입력받아 카운팅 갯수가 40일 때 상위 레벨을 출력한다.The 40 detecting means 64 receives the output of the counter 62 and outputs the upper level when the counting number is 40.

S-R 래치(65)는 상기 40 검출수단(63)의 출력을 세트 입력(VRS)으로, 40 검출수단(64)의 출력을 리세트 입력(VRR)을 공급받아 반전 수직 리세트 신호(VRB)를 출려한다.The SR latch 65 receives the output of the 40 detecting means 63 as a set input VRS and receives the reset input VRR from the output of the 40 detecting means 64 to receive an inverted vertical reset signal VRB. To be exalted.

상기 S-R 래치(65)의 출력인 반전 수직 리세트 신호(VRB)는 인버터(66)을 거쳐 반전되어 수직 리세트 신호(VR)로 만들어진다.The inverted vertical reset signal VRB, which is the output of the S-R latch 65, is inverted via the inverter 66 to form a vertical reset signal VR.

필드 생성기(40)는 상기 S-R 래치(30)의 출력인 프리 필드신호(FD)를 입력받아 시스템에 필요한 필드 판별 신호(FLD)를 생성시킨다.The field generator 40 receives the pre-field signal FD, which is the output of the S-R latch 30, and generates a field discrimination signal FLD required by the system.

상기 필드 생성기(40) 내부의 D-플립플롭(41)은 상기 S-R 래치(30)의 출력인 프리 필드신호(FD)를 데이타(D) 입력으로 공급받고, 상기 수직 리세트 신호 발생기(60)의 출력인 수직 리세트 신호(VR)를 클럭(CK)입력으로 공급받아 반전 필드 판별 신호(FLDB)를 출력한다.The D-flip flop 41 inside the field generator 40 receives a pre-field signal FD, which is an output of the SR latch 30, as a data D input, and the vertical reset signal generator 60. The vertical reset signal VR, which is the output of the input signal, is supplied to the clock CK input to output the inverted field discrimination signal FLDB.

상기 D-플립플롭(41)에서 출력되는 반전 필드 판별 신호(FLDB)는 인버터(42)를 거쳐 반전되어 부정 논리곱 수단(43)에 입력된다.The inverted field discrimination signal FLDB output from the D-flip-flop 41 is inverted through the inverter 42 and input to the negative AND product 43.

부정 논리곱 수단(43)은 상기 인버터(42)의 출력과 상기 인버터(1)의 출력(MDB)을 입려받아 부정 논리곱 연산을 하여 출력한다.The negative AND product 43 receives the output of the inverter 42 and the output MDB of the inverter 1 and performs an AND operation to output it.

부정 논리곱 수단(44)은 상기 D-플립플롭(41)에서 반전 필드 판별 신호(FLDB)를 입력받고, 모드 신호(MD)를 입력받아 부정 논리곱 연산을 하여 출력한다.The negative AND unit 44 receives the inverted field discrimination signal FLDB from the D-flip-flop 41, receives the mode signal MD, and outputs the negative AND operation.

부정 논리곱 수단(45)는 상기 부정 논리곱 수단(43)과 부정 논리곱 수단(44)의 출력을 입력받아 부정 논리곱 연산을 하여 필드 판별 신호(FLDB)를 출력한다.The negative AND unit 45 receives the outputs of the negative AND unit 43 and the negative AND unit 44 and performs an AND operation to output the field discrimination signal FLDB.

이상에서와 같이 이 발명의 실시예에서, 다중 감시용 카메라의 외부 동기를 위해 복합 동기신호만을 이용하여, 복합 동기신호에서 동기신호들의 카운팅에 의해 정확하게 동기신호들을 검출하고, 이로부터 필드를 구분할 수 있는 효과를 가진 필드신호 검출장치를 제공할 수 있다.As described above, in the embodiment of the present invention, by using only the composite synchronization signal for external synchronization of the multiple surveillance camera, the synchronization signals can be accurately detected by counting the synchronization signals in the composite synchronization signal, and the field can be separated therefrom. It is possible to provide a field signal detection apparatus having an effect.

이 발명의 이러한 효과는 흑백 도어 폰(Door Phone) 및 감시용 카메라 분야에 이용될 수 있다.This effect of the invention can be used in the field of black and white door phones and surveillance cameras.

Claims (11)

복합 동기신호와 임의의 검출용 클럭 신호를 받아 등화 동기신호를 카운팅하는 등화 동기신호 카운터와; 상기 등화 동기신호 검출용 카운터의 출력인 등화 동기신호의 갯수에 따라 필드 세트 신호와 필드 리세트 신호를 검출해내는 검출기와; 상기 검출기에서 출력된 필드 세트 신호와 필드 리세트 신호를 입력받아 프리 필드신호를 생성시키는 S-R 래치와; 상기 SR 래치의 출력과 상기 수직 리세트 신호 생성기의 출력신호인 수직 리세트 신호를 입력받아 시스템에 필요한 필드 판별 신호를 생성시키는 필드 생성기와; 상기 등화 동기신호 검출용 카운터의 리세트를 제어하는 신호를 발생시키는 등화 동기신호 제거기와; 상기 SR 래치의 출력과 복합 동기신호와 임의의 검출용 클럭 신호를 입력받아 수직 리세트 신호를 생성시키는 수직 리세트 신호 생성기를 포함하여 이루어지는 것을 특징으로 하는 필드신호 검출장치.An equalization synchronization signal counter which receives the composite synchronization signal and an arbitrary detection clock signal and counts the equalization synchronization signal; A detector for detecting a field set signal and a field reset signal according to the number of equalization synchronization signals which are outputs of the equalization synchronization signal detection counter; An S-R latch for receiving a field set signal and a field reset signal output from the detector to generate a pre-field signal; A field generator configured to receive an output of the SR latch and a vertical reset signal, which is an output signal of the vertical reset signal generator, to generate a field discrimination signal necessary for a system; An equalization synchronization signal canceller for generating a signal for controlling the reset of the equalization synchronization signal detection counter; And a vertical reset signal generator configured to receive an output of the SR latch, a composite synchronization signal, and an arbitrary detection clock signal to generate a vertical reset signal. 제1항에 있어서, 상기한 검출기는, 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 3일 때 상위 레벨(High)을 출력하는 3 검출수단(21)과; 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 6일 때 상위 레벨(High)이 되어 필드 리세트 신호(FR)를 출력하는 6 검출수단(22)과; 상기 등화 동기신호 카운터(10)의 출력인 등화 동기 신호의 갯수가 7일 때 상위 레벨(High)을 출력하는 7 검출수단(23)과; 모드 신호(MD)가 반전된 신호(MDB)를 선택 입력(S)으로 공급받고, 상기 6 검출수단(22)과 7 검출수단(23)의 출력을 입력받아 필드 세트 신호(FS)를 출력하는 멀티플렉서(24)를 포함하여 이루어지는 것을 특징으로 하는 필드신호 검출장치.2. The detector according to claim 1, wherein the detector comprises: three detection means (21) for outputting a high level when the number of equalization synchronization signals which are outputs of the equalization synchronization signal counter (10) is three; Six detection means (22) for outputting a field reset signal (FR) at a high level when the number of equalization synchronization signals output from the equalization synchronization signal counter (10) is six; Seven detection means (23) for outputting a high level when the number of equalization synchronization signals output from the equalization synchronization signal counter (10) is seven; The signal MDB in which the mode signal MD is inverted is supplied to the selection input S, and the output of the six detection means 22 and the seven detection means 23 is input to output the field set signal FS. Field signal detecting apparatus comprising a multiplexer (24). 제1항에 있어서, 상기한 필드 생성기는, 상기 S-R 래치(30)의 출력인 프리 필드신호(FD)를 데이타(D) 입력으로 공급받고, 상기 수직 리세트 신호 발생기(60)의 출력인 수직 리세트 신호(VR)를 클럭(CK)입력으로 공급받아 반전 필드 판별 신호(FLDB)를 출력하는 D-플립플롭(41)과; 상기 D-플립플롭(41)에서 반전 필드 판별 신호(FLDB)를 입력받아 반전시켜 출력하는 인버터(42)와; 상기 인버터(42)의 출력과 상기 인버터(1)의 출력(MDB)을 입력받아 부정 논리곱 연산을 하여 출력하는 부정 논리곱 수단(43)과; 상기 D-플립플롭(41)에서 반전 필드 판별 신호(FLDB)를 입력받고, 모드 신호(MD)를 입력받아 부정 논리곱 연산을 하여 출력하는 부정 논리곱 수단(44)과; 상기 부정 논리곱 수단(43)과 부정 논리곱 수단(44)의 출력을 입력받아 부정 논리곱 연산을 하여 필드 판별 신호(FLDB)를 출력하는 부정 논리곱 수단(45)을 포함하여 이루어지는 것을 특징으로 하는 필드신호 검출장치.The field generator of claim 1, wherein the field generator receives a pre-field signal FD, which is an output of the SR latch 30, as a data D input, and is a vertical output that is an output of the vertical reset signal generator 60. A D-flip-flop 41 for receiving the reset signal VR through the clock CK input and outputting the inverted field discrimination signal FLDB; An inverter 42 which receives the inverted field discrimination signal FLDB from the D-flip-flop 41 and inverts and outputs the inverted field discrimination signal FLDB; Negative AND means (43) for receiving an output of the inverter (42) and an output (MDB) of the inverter (1) and performing an AND logic operation; Negative logical multiplication means (44) for receiving an inverted field discrimination signal (FLDB) from the D-flip-flop (41), receiving a mode signal (MD), and performing an AND logic operation; And a negative AND unit 45 for receiving the outputs of the negative AND unit 43 and the negative AND unit 44 and performing an AND operation to output a field discrimination signal FLDB. Field signal detection device. 제1항에 있어서, 상기한 등화 동기신호 제거기는, 복합 동기신호(CS)의 반전된 신호(CSB)를 리세트 입력(RSTB)으로 공급받고, 임의의 검출용 클럭신호(CLK)가 2분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출려하는 카운터(51)와; 상기 카운터(51)에서 카운팅된 갯수가 22이면 상위 레벨을 출력하는 22 검출수단(52)과; 상기 22 검출수단(52)의 출력과 복합 동기신호(CS)의 반전된 신호(CSB)를 입력받아 상기 등화 동기신호 카운터(10)의 리세트 신호(RSTB)를 출력하는 S-R 래치(53)를 포함하여 이루어지는 것을 특징으로 하는 필드신호 검출장치.2. The method of claim 1, wherein the equalization synchronization signal canceller is supplied with the inverted signal CSB of the composite synchronization signal CS to the reset input RSTB, and an arbitrary detection clock signal CLK is divided by two. A counter 51 for supplying the clock CLKA to the clock input CK and outputting the number of clocks; 22 detecting means (52) for outputting a higher level if the number counted in said counter (51) is 22; The SR latch 53 for receiving the output of the 22 detection means 52 and the inverted signal CSB of the composite synchronization signal CS and outputting the reset signal RSTB of the equalization synchronization signal counter 10 is provided. Field signal detection apparatus comprising a. 제1항에 있어서, 상기한 수직 리세트 신호 생성기는, 복합 동기신호(CS)의 반전된 신호(CSB)를 리세트 입력(RSTB)으로 공급받고, 임의의 검출용 클럭신호(CLK)가 2분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력하는 카운터(61)와; 복합 동기신호(CS)를 리세트 입력(RSTB)으로 공급받고, 임의의 검출용 클럭신호(CLK)가 2분주된 클럭(CLKA)을 클럭 입력(CK)으로 공급받아, 클럭의 갯수를 출력하는 카운터(62)와; 상기 카운터(61)의 출력을 입력받아 카운팅 갯수가 40일 때 상위 레벨을 출력하는 40 검출수단(63)과; 상기 카운터(62)의 출력을 입력받아 카운팅 갯수가 40일 때 상위 레벨을 출력하는 40 검출수단(64)과; 상기 40 검출수단(63)과 40 검출수단(64)의 출력을 입력받아 반전 수직 리세트 신호(VRB)를 출력하는 S-R 래치(65)와; 상기 S-R 래치(65)의 출력을 입력받아 반전시켜 수직 리세트 신호를 출력하는 인버터(66)를 포함하여 이루어지는 것을 특징으로 하는 필드신호 검출장치.The vertical reset signal generator according to claim 1, wherein the vertical reset signal generator is supplied with the inverted signal CSB of the composite synchronization signal CS to the reset input RSTB, and an arbitrary detection clock signal CLK is equal to two. A counter 61 which receives the divided clock CLKA from the clock input CK and outputs the number of clocks; The composite synchronization signal CS is supplied to the reset input RSTB, and the clock CLKA divided by two arbitrary clock signals CLK is supplied to the clock input CK to output the number of clocks. A counter 62; 40 detecting means (63) for receiving the output of the counter (61) and outputting a high level when the counting number is 40; 40 detection means (64) for receiving the output of the counter (62) and outputting a high level when the counting number is 40; An S-R latch (65) for receiving the outputs of the 40 detecting means (63) and the 40 detecting means (64) and outputting an inverted vertical reset signal (VRB); And an inverter (66) for receiving the output of the S-R latch (65) and inverting the same to output a vertical reset signal. 제2항에 있어서, 상기한 3 검출수단(21)및 6 검출수단(22)및 7 검출수단(23)은 AND 게이트로 이루어지는 것을 특징으로 하는 필드신호 검출장치.3. The field signal detection apparatus according to claim 2, wherein the three detection means (21), the six detection means (22), and the seven detection means (23) comprise an AND gate. 제3항에 있어서, 상기한 부정 논리곱 수단(43)및 부정 논리곱 수단(44)및 부정 논리곱 수단(45)은 NAND 게이트로 이루어지는 것을 특징으로 하는 필드신호 검출장치.4. The field signal detection apparatus according to claim 3, wherein the negative AND product (43) and the negative AND product (45) comprise a NAND gate. 제4항에 있어서, 상기한 22 검출수단(52)은 AND 게이트로 이루어지는 것을 특징으로 하는 필드신호 검출장치.5. The field signal detecting apparatus according to claim 4, wherein said 22 detecting means (52) is formed of an AND gate. 제5항에 있어서, 상기한 40 검출수단(63)및 40 검출수단(64)은 AND 게이트로 이루어지는 것을 특징으로 하는 필드신호 검출장치.6. The field signal detecting apparatus according to claim 5, wherein the 40 detecting means (63) and the 40 detecting means (64) comprise an AND gate. 제4항에 있어서, 상기한 카운터(51)는 임의의 검출용 클럭(CLK)을 입력받아 분주하는 T-플립플로(2)에서 출력되는 분주신호(CLKA)에 의해 카운팅의 크기가 좌우되어, 분주신호(CLKA)를 더 분주하면 카운터가 간략화되는 것을 특징으로 하는 필드신호 검출장치.5. The counting amount of the counter 51 is determined by the division signal CLKA output from the T-flip flow 2 that receives and distributes an arbitrary detection clock CLK. And further dividing the divided signal CLKA, thereby simplifying the counter. 제4항에 있어서, 상기한 카운터(61)나 카운터(62)는 임의의 검출용 클럭(CLK)을 입력받아 분주하는 T-플립플롭(2)에서 출력되는 분주신호(CLKA)에 의해 카운팅의 크기가 좌우되어, 분주신호(CLKA)를 더 분주하면 카운터가 간략화되는 것을 특징으로 하는 필드신호 검출장치.The counter 61 or the counter 62 is counted by the division signal CLKA output from the T-flip flop 2 that receives and distributes an arbitrary detection clock CLK. The field signal detection apparatus according to claim 1, wherein the counter is simplified by further dividing the frequency division signal CLKA.
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