KR0165856B1 - Method for manufacturing deposited tunneling oxide - Google Patents
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- 230000005641 tunneling Effects 0.000 title claims description 60
- 238000000034 method Methods 0.000 title claims description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 235000012239 silicon dioxide Nutrition 0.000 claims description 29
- 239000000377 silicon dioxide Substances 0.000 claims description 29
- 238000000151 deposition Methods 0.000 claims description 23
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 16
- 230000007547 defect Effects 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 9
- 239000011261 inert gas Substances 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000008021 deposition Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Abstract
내용 없음.No content.
Description
[발명의 명칭][Name of invention]
침착 터널링 산화물의 제조방법Process for preparing deposited tunneling oxide
[발명의 분야][Field of Invention]
본 발명은 집적 회로 프로세싱 분야에 관한 것으로서, 특히 전기적으로 지울 수 있는 판독 전용 메모리 장치내에 터널링(tunneling) 산화물을 침착시키는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of integrated circuit processing, and more particularly, to a method of depositing tunneling oxides in electrically erasable read-only memory devices.
[발명의 배경][Background of invention]
EEPROM 장치는 플로팅 케이트 전극상의 전하의 있거나 없음이 이원적으로 1 또는 0으로 표시되는 비휘발성 메모리 장치이다. 본 발명에 참조인용된 미국 특허 제4,579,706호에는 비휘발성의 전기적으로 변경가능한 메모리란 제목으로 EEPROM 장치가 기술되어 있다. 이러한 유형의 EEPROM 장치에 있어, 플로팅 게이트 전극은 하나이상의 터널링 산화물층에 의해 장치의 다른 전극들로부터 절연되어 있다. 터널링 산화물을 통해 플로팅 게이트 전극에 이르는 터널에 전자를 발생시키기에 충분한 프로그래밍 전극상에 전압을 인가함으로써 플로팅 게이트에 전하가 전달된다. EEPROM 장치에 있어, 터널링 산화물은 터널링 산화물이 파손되거나 와해되기전 터널링중 산화물을 가로질러 인가되는 높은 전기장하에서 단지 제한된 량의 전하만을 전도함으로써, 프로그래밍 사이클의 수는 제한되게 된다. EEPROM 배열내의 몇몇 터널링 원소에 있어서, 이러한 파손은 터널링 산화물의 고유 결함 밀도와 균일성에 따라 대략 10,000 프로그래밍 사이클이하에서 발생될 것이다.An EEPROM device is a nonvolatile memory device in which the presence or absence of charge on a floating gate electrode is dually represented by 1 or 0. US Pat. No. 4,579,706, which is incorporated herein by reference, describes an EEPROM device under the heading of nonvolatile electrically changeable memory. In this type of EEPROM device, the floating gate electrode is insulated from the other electrodes of the device by one or more tunneling oxide layers. Charge is transferred to the floating gate by applying a voltage on the programming electrode sufficient to generate electrons in the tunnel through the tunneling oxide to the floating gate electrode. In an EEPROM device, the tunneling oxide conducts only a limited amount of charge under a high electric field applied across the oxide during tunneling before the tunneling oxide breaks or disintegrates, thereby limiting the number of programming cycles. For some tunneling elements in the EEPROM array, this breakdown will occur in approximately 10,000 programming cycles or less, depending on the intrinsic defect density and uniformity of the tunneling oxide.
터널링 산화물층의 특징은 EEPROM 장치의 수명과 동작에 결정적인 역할을 한다. 종래의 EEPROM 장치에 있어, 터널링 산화물은 열 산화 방법을 사용하여 산화물을 성장시킴으로써 제조되었다. 그러나 이러한 유형의 방법은 산화물 결함 밀도가 너무 높아서, 다수의 초기 파손을 초래하게 된다. 이해되는 바와 같이, 이것은 기초가 되는 실리콘내의 임의의 결함이 그 성장에 따라 실리콘 이산화물층내로 파급될 수 있기 때문이다.The characteristics of the tunneling oxide layer play a crucial role in the life and operation of the EEPROM device. In conventional EEPROM devices, tunneling oxides were prepared by growing oxides using a thermal oxidation method. However, this type of method is too high in oxide defect density, resulting in many initial breaks. As will be appreciated, this is because any defect in the underlying silicon can propagate into the silicon dioxide layer as it grows.
더우기, 열 산화 공정중 터널링 산화물은 높은 수준의 응력을 형성한다. 이러한 현상은 결함을 발생시키며, 터널링중 산화물내에 조기 파손을 초래함으로써, 장치의 수명을 제한하게 된다. 결점이 없는 산화물층을 제공하면서, 저-응력 터널링 산화물을 열성장시키는 기법에 대해서는 어떠한 기술도 알려져 있지 않다.Moreover, tunneling oxides form high levels of stress during the thermal oxidation process. This phenomenon causes defects and leads to premature failure in the oxide during tunneling, thereby limiting the life of the device. No technique is known for the technique of thermally growing low-stress tunneling oxides while providing a flawless oxide layer.
[발명의 요약][Summary of invention]
본 발명은 저압, 저온 화학증착(LPCVD)방법으로 2개의 도전체간에 터널링 산화물층을 침착하는 방법 및 장치에 관한 것이다. 이러한 증착을 위해서는 테트라에틸오르토실리케이트(TEOS)가 양호하게 사용된다. 본 발명의 방법이 EEPROM 장치내에 사용되고 폴리실리콘층이 장치를 형성하는데 사용될 때, 침착 산화물은 하기와 같이 형성된다. 본 발명에 따라서, 폴리실리콘의 제1층이 희망의 패턴으로 침착된다. 폴리실리콘 표면상에 설정된 두께의 터널링 산화물을 형성하기 위해, 실리콘 이산화물층이 테트라에틸오르토실리케이트의 분해에 의해 증착된다. 이어서 침착된 테트라에틸오르토실리케이트로부터 형성된 산화물층은 열 어닐링되며 조밀화된다. 이것은 설정 온도에서 아르곤과 같은 불활성 가스와 증기의 혼합물을 사용함으로써 이루어진다. 이러한 처리는 하나이상의 터널링층이 필요한 경우 반복될 것이다. 폴리실리콘 표면상에 향상된 망구조가 요구되는 테트라에틸오르토실리케이트를 침착하기 전에, 폴리실리콘 표면상에는 매우 얇은 산화물 열 산화물층이 성장된다.The present invention relates to a method and apparatus for depositing a tunneling oxide layer between two conductors by low pressure, low temperature chemical vapor deposition (LPCVD). Tetraethylorthosilicate (TEOS) is preferably used for this deposition. When the method of the present invention is used in an EEPROM device and a polysilicon layer is used to form the device, the deposition oxide is formed as follows. According to the invention, a first layer of polysilicon is deposited in the desired pattern. To form a tunneling oxide of a set thickness on the polysilicon surface, a silicon dioxide layer is deposited by decomposition of tetraethylorthosilicate. The oxide layer formed from the deposited tetraethylorthosilicate is then thermally annealed and densified. This is achieved by using a mixture of inert gas such as argon and steam at a set temperature. This process will be repeated if more than one tunneling layer is needed. Before depositing tetraethylorthosilicate, which requires an improved network structure on the polysilicon surface, a very thin oxide thermal oxide layer is grown on the polysilicon surface.
따라서, 본 발명의 목적은 EEPROM 장치내에서 저압 화학증착 방법으로 침착될 수 있는 터널링 산화물을 제공하는 것이다.Accordingly, it is an object of the present invention to provide tunneling oxides that can be deposited by low pressure chemical vapor deposition methods in EEPROM devices.
본 발명의 다른 목적은 EEPROM 장치의 내구성을 향상시키는 것이다.Another object of the present invention is to improve the durability of the EEPROM device.
본 발명의 또 다른 목적은 EEPROM 처리에서 수율을 향상시키는 것이다.Another object of the present invention is to improve the yield in EEPROM processing.
본 발명의 목적은 EEPROM 장치의 신뢰도를 향상시키는 것이다.It is an object of the present invention to improve the reliability of an EEPROM device.
본 발명의 다른 목적은 산화물층이 형성되는 재료의 하부 결함 밀도(underlying defect density)에 한정되지 않는 터널링 유전체를 제조하는 것이다.Another object of the present invention is to produce a tunneling dielectric that is not limited to the underlying defect density of the material from which the oxide layer is formed.
최소 응력을 갖는 터널링 유전체를 제조하는 것이 본 발명의 또 다른 목적이다.It is another object of the present invention to fabricate a tunneling dielectric with minimal stress.
첨부된 도면을 참조하여 하기에 본 발명의 양호한 실시예가 상세히 서술될 것이다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
[도면의 간단한 설명][Brief Description of Drawings]
제1도는 본 발명에 따라 구성된 3층의 두꺼운 산화물 EEPROM 장치의 단면도.1 is a cross-sectional view of a three layer thick oxide EEPROM device constructed in accordance with the present invention.
제2도는 제1도에 도시된 장치의 하나의 터널링 산화물 영역을 제조하는 방법을 도시한 흐름도.FIG. 2 is a flow chart illustrating a method of manufacturing one tunneling oxide region of the device shown in FIG.
[발명의 상세한 설명]Detailed description of the invention
제1도는 본 발명의 터널링 산화물층을 양호하게 사용할 수 있는 3층 폴리실리콘 장치의 단면도이다. 제1도의 장치의 동작과 제조는 미국 특허 제4,599,706 호에 기재되어 있으나, 본 발명과의 차이점으로는 상기 미국 특허에서는 열 산화물이 사용되었지만 본 발명은 침착 산화물을 사용한 점이 다르다.1 is a cross-sectional view of a three-layer polysilicon device in which the tunneling oxide layer of the present invention can be favorably used. The operation and fabrication of the apparatus of FIG. 1 is described in US Pat. No. 4,599,706, but the difference from the present invention is that thermal oxide is used in the US patent, but the present invention differs in that the deposition oxide is used.
제1도의 EEPROM 장치(10)는 P-형 반도체 물질을 포함하는 지지체(12)상에 제조된다. 2개의 n+ 영역(20,22)은 지지체의 대향의 단부상에 확산된다. n- 영역(24)은 지지체(12)의 중심 상부 영역내에 확산되어 있다. n+ 소스, 드레인 영역(20,22) 및 n- 확산영역(24)은 통상적으로 공지의 확산 방법을 사용하여 형성될 수 있다. EEPROM 장치(10)는 지지체(12)로부터 격리되어 있는 폴리실리콘 전극(24)과, 터널링 산화물 영역 또는 요소(32,34)에 의해 지지체로부터 상호이격된 폴리실리콘 전극(26,28)을 부가로 포함한다. 종래의 EEPROM 장치에 있어, 이들 터널링 요소(32,34)를 형성하는데 사용되는 산화물층은 열로 성장되는데, 이것은 하부 실리콘 기판이나 폴리실리콘 영역으로부터의 결점이 터널링 산화물내로 파급될 수 있기 때문에 터널링 산화물 요소(32,34)내에 응력과 결함을 일으키는 것으로 여겨진다.The EEPROM device 10 of FIG. 1 is fabricated on a support 12 comprising a P-type semiconductor material. Two n + regions 20, 22 diffuse on opposite ends of the support. The n− region 24 is diffused in the central upper region of the support 12. The n + source, drain regions 20,22 and n− diffusion regions 24 can be formed using conventionally known diffusion methods. The EEPROM device 10 further comprises a polysilicon electrode 24 isolated from the support 12 and a polysilicon electrode 26, 28 spaced apart from the support by a tunneling oxide region or element 32, 34. Include. In conventional EEPROM devices, the oxide layers used to form these tunneling elements 32, 34 are grown by heat, which is because tunneling oxide elements can spread into tunneling oxides because defects from the underlying silicon substrate or polysilicon regions can spread into the tunneling oxide. It is believed to cause stresses and defects in (32, 34).
본 발명은 저압 화학 증착 방법을 사용하여 요소(32,34)를 형성하는 것에 관한 것이다. 열 산화방법에 있어, 일단 터널링 산화물이 성장하면, 연속적인 열 공정이 산화물내에 열 응력을 야기시킴으로써, 장치내에 부가적인 와해(breakdown)와 전하의 트랩-업(charge trap-up)이라는 문제를 초래하게 된다. 본 발명은 응력을 감소시키고 장치의 내구성을 증가시키기 위하여 장치의 프로세싱 도중 저온 공정을 사용하여 열 산화물 성장을 최소화시키는 것에 관한 것이다. 이러한 특징은 전자 터널링을 향상시키는 것으로 판명되었다. 또한, 산화물층을 형성하기 위해 본 발명에 따른 저압 화학 증착 방법은 하부의 기판이나 폴리실리콘으로부터 산화물내로 결함의 전달을 방지한다.The present invention is directed to forming elements (32, 34) using low pressure chemical vapor deposition methods. In the thermal oxidation method, once the tunneling oxide grows, a continuous thermal process causes thermal stress in the oxide, resulting in additional breakdown and charge trap-up of charge in the device. Done. The present invention is directed to minimizing thermal oxide growth using low temperature processes during processing of the device to reduce stress and increase durability of the device. This feature has been found to improve electron tunneling. In addition, the low pressure chemical vapor deposition method according to the present invention to form an oxide layer prevents the transfer of defects from the underlying substrate or polysilicon into the oxide.
과거에는 화학 증착 방법중에 실리콘이 풍부한 SiO2를 사용하여 실리콘의 대기침착이 시도되었다. 이러한 방법중의 한가지는 수율 향상 및 고용량을 위한 실리콘-풍부 SiO2및 열 SiO2이중 유전체 (전자장치에서의 LEEE 처리, 30판, 8권, 894 페이지, 1983년 8월)라는 제목의 논문에 기술되어 있다. 이러한 문헌에 기재된 방법은 실험적인 것이며, 실리콘이 풍부한 SiO2는 화학양론적 화합물이 아니므로 침착된 산화물의 균일성에 영향을 미치는 불순물을 함유하기 때문에 터널링 산화물의 생산에 사용하기에는 부적합한 것으로 알려졌다. 또한 대기 침착의 사용에 따라 생성되는 층의 두께가 매우 다양하게되어, 실리콘이 풍부한 SiO2는 상대적으로 두꺼운 층에만 사용되게 된다. 또한, 비록 상기 방법내에 첨가된 실리콘이 이 방법에 의해 형성되는 유전체를 통한 전자 터널링에 대해 향상을 제공한다 하더라도, 하부의 실리콘 기판이나 폴리실리콘 전도층상에 표면 모양 부위의 표면을 형성하는 것 만큼 효율적이지는 않다. 이것은 실리콘이 풍부한 SiO2는 그 표면 근처에서 돌출된 실리콘 이산화물내에 실리콘 볼이나 영역을 형성하기 때문이다. 따라서, 이들은 상호간에 또는 유전체의 표면과 전도되지 않으므로써, 폴리실리콘층의 표면 모양 부위의 표면에 비해 강화된 망사 구조가 효과적이지 않다.In the past, atmospheric deposition of silicon was attempted using silicon-rich SiO 2 during chemical vapor deposition. One of these methods is described in a paper entitled Silicon-Enriched SiO 2 and Thermal SiO 2 Double Dielectrics (LEEE Treatment in Electronic Devices, 30th Edition, Vol. 8, p. 894, August 1983) for improved yield and higher capacity. Described. The method described in this document is experimental and is known to be unsuitable for use in the production of tunneling oxides because silicon-rich SiO 2 is not a stoichiometric compound and contains impurities that affect the uniformity of the deposited oxides. In addition, the thickness of the resulting layer varies with the use of atmospheric deposition, such that silicon-rich SiO 2 is only used for relatively thick layers. In addition, although the silicon added in the method provides an improvement over electron tunneling through the dielectric formed by this method, it is as effective as forming the surface of the surface-shaped region on the underlying silicon substrate or polysilicon conductive layer. It is not. This is because silicon-rich SiO 2 forms silicon balls or regions in the silicon dioxide protruding near its surface. Thus, they are not conductive with each other or with the surface of the dielectric, so that the reinforced mesh structure is ineffective compared to the surface of the surface-shaped portion of the polysilicon layer.
트렌치를 충전하거나 또는 0.5 미크론 내지 수미크론 범위에서 금속층 사이에 산화물층을 형성하기 위해, 통상적으로 사용되는 다른 침착 산화물 방법이 개발되어 왔다. 그러나, 이러한 방법들은 균일성이 빈약하고 상술한 두께에서 낮은 와해 전압(breakdown voltage)을 갖는다는 결점때문에, 터널링 산화물 요소에 필요한 요건인 얇은 층(2000Å 이하)을 형성하는데는 부적합한 것으로 알려져 있다. 이러한 방법중의 한가지는 제이.시 슈마허 캄파니로부터 구입가능하고 전형적으로 두꺼운 산화물 공정에 사용되어온 테트라에틸오르토실리케이트(TEOS)를 사용하는 것이다. 이러한 물질은 또한 테트라에틸옥시실란으로도 불리운다.Other commonly used deposition oxide methods have been developed for filling trenches or for forming oxide layers between metal layers in the range from 0.5 microns to several microns. However, these methods are known to be inadequate for forming thin layers (up to 2000 kV), a requirement for tunneling oxide elements, due to the disadvantage of poor uniformity and low breakdown voltage at the above-described thickness. One such method is the use of tetraethylorthosilicate (TEOS), which is commercially available from J. Schumacher Company and has been used in thick oxide processes. This material is also called tetraethyloxysilane.
본 발명은 처리시 TEOS 침착 산화물상에 조밀화나 어닐링 단계를 사용하는 공지된 침착 산화물 방법을 변형함으로써 상술한 문제점들을 극복한다. 비교적 고온에서, TEOS 침착 산화물을 증기 및 불활성 기체 혼합물에 노출시킴으로써, TEOS 산화물의 성질이 열 성장 산화물과 동일하게 되거나 이를 능가하게 변형되는 것으로 밝혀졌다. 최종적으로 생성된 물질은 유전체 성질이 향상되었으며, 누설이 없고, 강한 전기장에서도 와해(breakdown)되지 않는다. 상기 어닐링 방법은 TEOS 침착 산화물내에 보다 큰 점성유동을 허용함으로써 더 균일한 분자결합을 제공하게 되며, 이에 따라 형성된 유전층 내에서 결함을 감소시키거나 제거한다. 양호한 어닐링 온도에서의 주위 증기가 산화물을 비교적 빠른 속도로 성장시키고 이에 따라 유전층의 두께도 증가되기 때문에, 불활성 기체는 어닐링 공정의 진행을 허용할 동안 불량한 산화물 성장 속도를 느리게 하는 부분 압력을 제공한다. 본 발명의 방법은 처리 수율을 향상시키면서, 와해전에 유전층을 통해 전도되는 층 전하를 적어도 1차수의 크기로 증가시키는 것으로 판명되었다.The present invention overcomes the above-mentioned problems by modifying known deposition oxide methods using densification or annealing steps on the TEOS deposition oxide in processing. At relatively high temperatures, by exposing TEOS deposited oxides to a vapor and inert gas mixture, the properties of TEOS oxides have been found to be the same as, or exceed, thermally grown oxides. The resulting material has improved dielectric properties, no leakage, and no breakdown even in strong electric fields. The annealing method allows more viscous flow in the TEOS deposited oxide to provide more uniform molecular bonds, thereby reducing or eliminating defects in the dielectric layers formed. Since ambient vapor at good annealing temperatures grows the oxide at a relatively high rate and thus increases the thickness of the dielectric layer, the inert gas provides a partial pressure that slows the poor oxide growth rate while allowing the annealing process to proceed. The method of the present invention has been found to increase the layer charge conducted through the dielectric layer to at least one order of magnitude, while improving treatment yield.
제2a도 및 제2b도에 있어서, 공정(200)은 대략 400Å 두께의 게이트 산화물의 초기층이 지지체상에 침착되는 단계(202)로부터 시작된다. 상기 산화물층은 통상적인 열 산화방법으로 형성될 수 있다. 단계(204)에 있어서, 폴리실리콘의 제1층은 통상적인 폴리실리콘 침착 방법으로 형성된다. 폴리실리콘의 제1층은 대략 4000Å 두께로 침착된다. 단계(206)에 있어서, 폴리실리콘의 제1층은 폴리실리콘층에 전도성을 부여하기 위해 도핑된다. 이어서 폴리실리콘의 제1층은 단계(210)에서 마스킹될 수 있으며, 반응성 이온 에칭이나 습식 에칭 방법중 어느 하나를 사용하여 단계(212)에서 에칭될 수 있다. 본 발명의 양호한 실시예에 있어서, 전자 터널링을 촉진시키기 위하여 각 터널링 영역의 표면은 다소 불규칙하게 되는 것이 바람직하다. 이러한 불규칙한 표면이나 미소구조형 표면은 단계(216)에서 폴리실리콘층의 표면을 열로 산화시켜 형성된다. 이어서 단계(216)의 열 산화물은 에칭되어 대략 150Å 두께의 산화물층을 남긴다. 이어서 터널링 산화물층은 단계(220,222,223)에 의해 형성된다. 단계(220)에 있어서, 산화물은 양호한 기체형 매체로 TEOS 와 저압 화학 증착 시스템의 사용에 의해 비교적 얇은 열 산화물층에 침착된다. TEOS 기체는 대략 600℃의 노 온도에서 직접 견인함으로써 버블러(bubbler)를 통해 공급된다. 침착률은 주로 버블러와 노온도에 의해 조절된다. 산화물은 침착되어 250Å 내지 2000Å 두께의 산화물층을 생성한다. 이어서 이러한 산화물층은 단계(222,223)에서 어닐링된다.In Figures 2a and 2b, process 200 begins with step 202, wherein an initial layer of approximately 400 kW thick gate oxide is deposited on the support. The oxide layer may be formed by a conventional thermal oxidation method. In step 204, the first layer of polysilicon is formed by conventional polysilicon deposition methods. The first layer of polysilicon is deposited to approximately 4000 mm thick. In step 206, the first layer of polysilicon is doped to impart conductivity to the polysilicon layer. The first layer of polysilicon may then be masked in step 210 and etched in step 212 using either a reactive ion etch or a wet etch method. In a preferred embodiment of the invention, the surface of each tunneling region is preferably somewhat irregular in order to facilitate electron tunneling. This irregular surface or microstructured surface is formed by thermally oxidizing the surface of the polysilicon layer in step 216. The thermal oxide of step 216 is then etched away leaving an oxide layer approximately 150 kV thick. The tunneling oxide layer is then formed by steps 220, 222, and 223. In step 220, the oxide is deposited in a relatively thin thermal oxide layer by the use of TEOS and a low pressure chemical vapor deposition system as a good gaseous medium. TEOS gas is fed through a bubbler by direct traction at a furnace temperature of approximately 600 ° C. Deposition rates are mainly controlled by bubblers and furnace temperatures. The oxide is deposited to produce an oxide layer between 250 and 2000 microns thick. This oxide layer is then annealed in steps 222 and 223.
700 내지 1100℃에서 1 내지 5분간 증기 및 아르곤의 기체 혼합물에 TEOS 재조 규조 이산화물층을 노출시킴으로써 단계(222)의 어닐링 공정이 실행된다. 단계(223)에서는 표면에서 산화가 부가적으로 발생되는 것을 방지하기 위해 오직 질소 분위기내에서 부가적인 열 어닐링이 이루어진다. 이것은 거의 동일한 온도에서 2 내지 20분간 실행된다. 두껍게 침착된 산화물층에 대해서는 본 기술분야에 공지된 바와 같이 급속 광학 어닐링과 같은 다른 어닐링 방법이 서로 다른 온도 및 타이밍에서 사용될 수 있다. 단계(224)에서는 4000 내지 6000Å 두께의 차후 폴리실리콘층이 통상적인 수단에 의해 침착된다. 이어서 제2폴리실리콘층이 단계(226)에서 도핑된다. 이어서 제2폴리실리콘층이 필요한지의 여부에 따라, 단계(232)에서는 공정을 단계(212)로 복귀시키거나, 단계(234)에서 공정을 종료시키게 한다. 최종적인 구조는 통상적인 수단에 따라 금속화되고 마무리 처리된다.The annealing process of step 222 is performed by exposing the TEOS fabricated diatom dioxide layer to a gas mixture of steam and argon at 700 to 1100 ° C. for 1 to 5 minutes. In step 223 additional thermal annealing is only done in the nitrogen atmosphere to prevent additional oxidation from occurring on the surface. This is done for 2 to 20 minutes at about the same temperature. For thickly deposited oxide layers, other annealing methods, such as rapid optical annealing, can be used at different temperatures and timings as is known in the art. In step 224, a subsequent polysilicon layer of 4000-6000 mm thick is deposited by conventional means. The second polysilicon layer is then doped in step 226. Then, depending on whether a second polysilicon layer is needed, step 232 returns the process to step 212 or ends step 234. The final structure is metallized and finished according to conventional means.
본 발명은 TEOS 침착 실리콘 이산화물을 사용하여 터널링 산화물을 제조하기 위한 장치 및 방법에 관한 것으로서, 본 발명은 양호한 실시예를 참조로 서술되었기에 이에 한정되지 않으며, 본 기술분야의 숙련자라면 청구범위로부터의 일탈없이 본 발명에 다양한 변형과 수정이 가해질 수 있음을 인식해야 한다.FIELD OF THE INVENTION The present invention relates to apparatus and methods for producing tunneling oxides using TEOS deposited silicon dioxide, which is not limited to the present invention as described with reference to the preferred embodiments, and those skilled in the art will depart from the claims. It should be appreciated that various changes and modifications can be made to the invention without departing from the scope of the invention.
Claims (14)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19576688A | 1988-05-17 | 1988-05-17 | |
| US195,766 | 1988-05-17 | ||
| PCT/US1989/002111 WO1989011731A1 (en) | 1988-05-17 | 1989-05-16 | Deposited tunneling oxide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900702567A KR900702567A (en) | 1990-12-07 |
| KR0165856B1 true KR0165856B1 (en) | 1999-02-01 |
Family
ID=22722714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900700109A KR0165856B1 (en) | 1988-05-17 | 1989-05-16 | Method for manufacturing deposited tunneling oxide |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0417197A4 (en) |
| JP (1) | JP2703638B2 (en) |
| KR (1) | KR0165856B1 (en) |
| WO (1) | WO1989011731A1 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101713B2 (en) * | 1988-06-07 | 1995-11-01 | 三菱電機株式会社 | Method of manufacturing semiconductor memory device |
| US5153691A (en) * | 1989-06-21 | 1992-10-06 | Xicor, Inc. | Apparatus for a dual thickness floating gate memory cell |
| US5593494A (en) * | 1995-03-14 | 1997-01-14 | Memc Electronic Materials, Inc. | Precision controlled precipitation of oxygen in silicon |
| JP3245136B2 (en) | 1999-09-01 | 2002-01-07 | キヤノン販売株式会社 | Method of improving film quality of insulating film |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3934060A (en) * | 1973-12-19 | 1976-01-20 | Motorola, Inc. | Method for forming a deposited silicon dioxide layer on a semiconductor wafer |
| US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| JPS60148168A (en) * | 1984-01-13 | 1985-08-05 | Seiko Instr & Electronics Ltd | Semiconductor nonvolatile memory |
| US4526631A (en) * | 1984-06-25 | 1985-07-02 | International Business Machines Corporation | Method for forming a void free isolation pattern utilizing etch and refill techniques |
| JPS61136274A (en) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | Semiconductor device |
| US4763177A (en) * | 1985-02-19 | 1988-08-09 | Texas Instruments Incorporated | Read only memory with improved channel length isolation and method of forming |
| US4713677A (en) * | 1985-02-28 | 1987-12-15 | Texas Instruments Incorporated | Electrically erasable programmable read only memory cell including trench capacitor |
| US4599706A (en) * | 1985-05-14 | 1986-07-08 | Xicor, Inc. | Nonvolatile electrically alterable memory |
-
1989
- 1989-05-16 KR KR1019900700109A patent/KR0165856B1/en not_active IP Right Cessation
- 1989-05-16 WO PCT/US1989/002111 patent/WO1989011731A1/en not_active Application Discontinuation
- 1989-05-16 EP EP19890907002 patent/EP0417197A4/en not_active Ceased
- 1989-05-16 JP JP1506338A patent/JP2703638B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0417197A1 (en) | 1991-03-20 |
| WO1989011731A1 (en) | 1989-11-30 |
| JPH03505145A (en) | 1991-11-07 |
| EP0417197A4 (en) | 1992-07-08 |
| JP2703638B2 (en) | 1998-01-26 |
| KR900702567A (en) | 1990-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080917 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |