KR0165461B1 - Contact forming method of semiconductor device - Google Patents

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Abstract

신규한 반도체장치의 콘택 형성방법이 개시되어 있다.A novel method for forming a contact in a semiconductor device is disclosed.

패드 폴리실리콘층이 형성된 반도체기판 상에 적어도 한층의 층간절연막을 형성한다. 상기 층간절연막을 식각하여 콘택을 형성한 후, 등방성 식각방식으로 상기 콘택에 의해 노출된 패드 폴리실리콘층을 식각한다. 상기 결과물 상에 절연물질을 침적하고 이를 이방성 식각하여, 상기 콘택의 측벽에 스페이서를 형성한다. 콘택 밑면 부위의 평탄화가 나쁜 패드 폴리실리콘층을 등방성 식각함으로서, 기생 스페이서가 생길 부위를 평탄화시켜 콘택의 오픈 불량을 제거할 수 있다.At least one interlayer insulating film is formed on the semiconductor substrate on which the pad polysilicon layer is formed. After forming the contact by etching the interlayer insulating layer, the pad polysilicon layer exposed by the contact is etched by an isotropic etching method. An insulating material is deposited on the resultant and anisotropically etched to form a spacer on the sidewall of the contact. By isotropically etching the pad polysilicon layer having poor planarization of the bottom surface of the contact, the open defect of the contact can be removed by planarizing the site where the parasitic spacer will be formed.

Description

반도체장치의 콘택 형성방법Contact Forming Method of Semiconductor Device

제1도 및 제2도는 종래의 자기정렬 콘택의 형성방법에 의해 초래되는 문제점들을 설명하기 위한 단면도들.1 and 2 are cross-sectional views illustrating problems caused by a conventional method of forming a self-aligned contact.

제3도 내지 제6도는 본 발명에 의한 반도체장치의 콘택 형성방법을 설명하기 위한 단면도들.3 to 6 are cross-sectional views illustrating a method for forming a contact of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 10 : 반도체기판 2, 12 : 소자분리막1, 10: semiconductor substrate 2, 12: device isolation film

3, 13 : 게이트전극 4, 14 : 절연막3, 13 gate electrode 4, 14 insulating film

5, 15 : 패드 폴리실리콘층 6, 16 : 층간절연막5, 15: pad polysilicon layer 6, 16: interlayer insulating film

7, 17 : 콘택 8, 18 : 스페이서7, 17: contact 8, 18: spacer

본 발명은 반도체장치의 제조방법에 관한 것으로, 콘택의 오픈(open)불량을 제거할 수 있는 반도체장치의 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact in a semiconductor device capable of eliminating open defects of a contact.

반도체장치가 고집적화됨에 따라, 배선의 넒이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 더욱이, 여러층의 도전층을 사용하는 메모리 장치에서는 층간절연막에 의해 도전층과 도전층 사이의 높이가 더욱 높아져서, 도전층들 간에 콘택홀을 형성하는 공정이 매우 어려워진다.As semiconductor devices become more integrated, not only the width of the wiring but also the space between the wiring is significantly reduced. Furthermore, in a memory device using multiple conductive layers, the height between the conductive layer and the conductive layer is further increased by the interlayer insulating film, making the process of forming contact holes between the conductive layers very difficult.

이에 따라, 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 셀 면적을 축소시키기 위하여 자기정렬(self-align) 방식으로 콘택을 형성하는 방법이 개발되었다. 자기정렬되는 콘택의 형성방법은 주변구조물의 단차를 이용하여 콘택을 형성하는 것으로서, 주변구조물의 높이, 콘택이 형성될 위치에서의 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택을 마스크의 사용없이 얻을 수 있기 때문에 고집적화되는 반도체장치의 구현에 적합한 방법으로 사용되고 있다.Accordingly, a method of forming a contact in a self-aligned manner has been developed in order to reduce the cell area when a design rule such as a memory cell has no margin and the same pattern is repeated. A method of forming a self-aligned contact is to form a contact by using a step of the peripheral structure. The contact of various sizes may be used by the height of the peripheral structure, the thickness of the insulating material at the position where the contact is to be formed, and the etching method. Since it can be obtained without the use, it is used as a method suitable for the implementation of highly integrated semiconductor devices.

종래의 자기정렬 콘택의 형성방법에 의해 초래되는 문제점들을 제1도 및 제2도를 참조하여 설명하면 다음과 같다. 여기서, 참조부호 1은 반도체기판, 2는 소자분리막, 3은 게이트전극, 4는 절연막, 5는 셀 패드 폴리실리콘층, 6은 다층으로 구성된 층간절연막, 7은 콘택, 그리고 8은 스페이서를 나타낸다.Problems caused by the conventional method of forming a self-aligned contact will be described with reference to FIGS. 1 and 2 as follows. Here, reference numeral 1 denotes a semiconductor substrate, 2 denotes a device isolation film, 3 denotes a gate electrode, 4 denotes an insulating film, 5 denotes a cell pad polysilicon layer, 6 denotes an interlayer insulating layer composed of multiple layers, 7 denotes a contact, and 8 denotes a spacer.

① 자기정렬 콘택의 형성을 위해 통상적으로 채택되고 있는 셀 패드 폴리실리콘층(5)의 평탄화가 나쁘다.(1) The planarization of the cell pad polysilicon layer 5 which is conventionally employed for the formation of self-aligned contacts is poor.

② 습식 에천트에서 식각속도가 다른 여러 종류의 층간절연막(6)으로 구성된 콘택 프로파일을 유지하고 도체간의 절연을 위하여, SiON 또는 Si3N4로 이루어진 절연물질을 침적한 후 이방성 식각하여 콘택(7)의 측벽에 스페이서(8)을 형성한다. 이때, 상기①의 원인으로 인하여 셀 패드 폴리실리콘층(5) 부위에 경사면이 존재하여 기생 스페이서가 형성되게 된다. 이에 따라, 상부 부위보다 SiON (또는 Si3N4)층의 두께가 두꺼워진다.② In the wet etchant, to maintain the contact profile composed of several kinds of interlayer insulating films 6 having different etching rates and to insulate between conductors, an insulating material made of SiON or Si 3 N 4 is deposited and then anisotropically etched to obtain a contact profile. Spacers 8 are formed on the sidewalls of the substrate. At this time, the inclined surface is present in the cell pad polysilicon layer 5 due to the cause of ① to form a parasitic spacer. This makes the thickness of the SiON (or Si 3 N 4 ) layer thicker than the upper portion.

③ 스페이서(8)의 형성을 위해 침적된 SiON (또는 Si3N4)의 막질은 콘택 형태 및 표면에 영향을 주지 않고 침적된 막질만 제거되어야 한다. 그러나, 이방성 식각방식으로 SiON (또는 Si3N4) 막질을 식각할 때, 셀 패드 폴리실리콘층(5) 경사면에 존재하는 기생 스페이서를 완전히 제거하기 위해서 침적된 막 두께 이상으로 과도식각하면, 콘택 측벽의 SiON (또는 Si3N4) 막질이 소모되어 스페이서가 형성되지 않는다. 이렇게 되면, 습식 에천트에서 층간절연막(6)의 식각율 차이로 인하여 콘택 프로파일이 변형되어 층간절연막의 마진(margin)부족에 의한 소자의 오류(fail)가 유발된다 (제2도 참조). 또한, 식각량이 부족하면, 셀 패드 폴리실리콘층(5)의 경사면에 SiON (또는 Si3N4)의 막질이 잔존하게 되어,콘택의 오픈 불량을 유발시키고 콘택저항을 증가시켜 소자의 동작에 문제를 일으키게 된다 (제1도 참조).③ The film quality of the deposited SiON (or Si 3 N 4 ) for the formation of the spacer 8 should be removed only without affecting the contact form and the surface. However, when etching the SiON (or Si 3 N 4 ) film quality by anisotropic etching method, the contact is excessively etched over the deposited film thickness to completely remove the parasitic spacers present on the inclined surface of the cell pad polysilicon layer 5. The SiON (or Si 3 N 4 ) film quality of the sidewalls is consumed and no spacer is formed. In this case, the contact profile is deformed due to the difference in the etch rate of the interlayer insulating layer 6 in the wet etchant, causing a device failure due to the lack of margin of the interlayer insulating layer (see FIG. 2). In addition, if the etching amount is insufficient, the film quality of SiON (or Si 3 N 4 ) remains on the inclined surface of the cell pad polysilicon layer 5, causing a problem of open contact of the contact and increasing the contact resistance, thereby causing problems in device operation. (See Figure 1).

따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결할 수 있는 반도체장치의 콘택 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for forming a contact of a semiconductor device which can solve the problems of the conventional method described above.

상기 목적을 달성하기 위하여 본 발명은, 패드 폴리실리콘층을 이용하여 자기정렬되는 콘택을 형성하는 반도체장치의 콘택 형성방법에 있어서, 패드 폴리실리콘층이 형성된 반도체기판 상에 적어도 한층의 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택을 형성하는 단계; 등방성 식각방식으로 상기 콘택에 의해 노출된 패드 폴리실리콘층을 식각하는 단계; 및 상기 결과물 상에 절연물질을 침적하고 이를 이방성 식각하여, 상기 콘택의 측벽에 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 콘택 형성방법을 제공한다.In order to achieve the above object, the present invention provides a contact forming method of a semiconductor device for forming a self-aligned contact using a pad polysilicon layer, wherein at least one interlayer insulating film is formed on a semiconductor substrate on which a pad polysilicon layer is formed. Making; Etching the interlayer insulating film to form a contact; Etching the pad polysilicon layer exposed by the contact in an isotropic etching manner; And depositing an insulating material on the resultant material and anisotropically etching the insulating material to form a spacer on the sidewall of the contact.

상기 콘택에 의해 노출된 패드 폴리실리콘층은 플라즈마식각설비에서 NF3, CF4, SF6가스와 O2가스를 혼합사용하여 등방성 식각하는 것이 바람직하다.The pad polysilicon layer exposed by the contact is preferably isotropically etched using a mixture of NF 3 , CF 4 , SF 6 gas and O 2 gas in a plasma etching facility.

상기 콘택에 의해 노출된 패드 폴리실리콘층은 상기 콘택을 형성하기 위해 층간절연막 상에 형성되어 있는 포토레지스트 패턴을 제거하지 않은 상태에서 등방성 식각하는 것이 바람직하다.The pad polysilicon layer exposed by the contact is preferably isotropically etched without removing the photoresist pattern formed on the interlayer insulating layer to form the contact.

본 발명에 의하면, 콘택 밑면 부위의 평탄화가 나쁜 셀 패드 폴리실리콘층을 등방성 식각함으로써, 기생 스페이서가 생길 부위를 평탄화시켜 콘택의 오픈 불량을 제거할 수 있다.According to the present invention, by isotropically etching the cell pad polysilicon layer having poor planarization of the contact bottom portion, the open defect of the contact can be eliminated by planarizing the site where the parasitic spacer will be formed.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도 내지 제6도는 본 발명에 의한 반도체장치의 콘택 형성방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method for forming a contact of a semiconductor device according to the present invention.

제3도는 콘택(17)을 형성하는 단계를 도시한다. 반도체기판(10)상에 통상의 소자분리 공정을 진행하여 소자분리막(12)을 형성한 후, 통상의 트랜지스터 제조공정을 진행하여 게이트전극(13)과 소오스/드레인 (도시되지 않음)을 형성한다. 이어서, 상기 트랜지스터를 절연시키기 위한 절연막(14)을 형성한 후, 자기정렬되는 콘택을 형성하기 위한 셀 패드 폴리실리콘층(15)을 형성한다. 다음에, 상기 결과물 상에 여러 종류의 절연막질을 적층하여 층간절연막(16)을 형성한 후, 그 위에 포토레지스트를 도포한다. 상기 포토레지스트를 노광 및 현상하여 콘택이 형성될 부위를 오픈시키는 포토레지스트 패턴(20)을 형성한다. 이어서, 상기 포토레지스트 패턴(20)을 식각마스크로 하여 그 하부의 다층 층간절연막(16)을 이방성 식각함으로써 콘택(17)을 형성한다.3 illustrates forming a contact 17. After the device isolation layer 12 is formed on the semiconductor substrate 10 by the conventional device isolation process, the transistor manufacturing process is performed through the normal transistor manufacturing process to form the gate electrode 13 and the source / drain (not shown). . Subsequently, after the insulating film 14 for insulating the transistor is formed, the cell pad polysilicon layer 15 for forming the self-aligned contact is formed. Next, various kinds of insulating films are laminated on the resultant to form an interlayer insulating film 16, and then a photoresist is applied thereon. The photoresist is exposed and developed to form a photoresist pattern 20 that opens a portion where a contact is to be formed. Subsequently, the contact 17 is formed by anisotropically etching the multilayer interlayer insulating layer 16 below the photoresist pattern 20 as an etching mask.

제4도를 참조하면, 상기 콘택(17)에 의해 노출된 셀 패드 폴리실리콘층(15)을 등방성 식각방식으로 식각함으로써, 셀 패드 폴리실리콘층(15)의 경사면을 제거하고, 콘택(17)의 밑면 엣지에 언더커트(undercut)를 형성하영 평탄화를 이룬다. 이때, 플라즈마 식각설비에서 NF3, CF4, SF6가스와 O2가스를 혼합사용하여 등방성 식각하는 것이 바람직하다. 또한, 상기 셀 패드 폴리실리콘층(15)을 등방성 식각할 때 콘택(17) 측벽의 층간절연막(16)이 식각되는 것을 방지하기 위해서는 콘택(17)을 형성하기 위한 식각공정시 콘택의 측벽에 폴리머가 충분히 침적되어 있어야 한다. 따라서, 콘택(17) 형성을 위한 식각공정을 실시한 직후, 포토레지스트 패턴(20)이 있는 상태에서 상기 셀 패드 폴리실리콘층(15)을 등방성 식각하는 것이 바람직하다.Referring to FIG. 4, the cell pad polysilicon layer 15 exposed by the contact 17 is etched by an isotropic etching method to remove the inclined surface of the cell pad polysilicon layer 15 and to contact the contact 17. Flattening is achieved by forming an undercut on the bottom edge of the. At this time, it is preferable to use isotropic etching by using a mixture of NF 3 , CF 4 , SF 6 gas and O 2 gas in the plasma etching equipment. In addition, in order to prevent the interlayer insulating layer 16 of the sidewall of the contact 17 from being etched when the cell pad polysilicon layer 15 is isotropically etched, a polymer may be formed on the sidewall of the contact during the etching process for forming the contact 17. Should be sufficiently deposited. Therefore, it is preferable to isotropically etch the cell pad polysilicon layer 15 in a state where the photoresist pattern 20 is present immediately after the etching process for forming the contact 17.

제5도는 절연막(18a)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(20)을 제거한 후, 결과물 상에 SiON (또는 Si3N4)의 막질을 침적하여 절연막(18a)을 형성한다. 이때 상기 절연막(18a) 셀 패드 폴리실리콘층(15)의 경사면이 제거된 상태에서 침적되기 때문에, 콘택의 밑면 부위와 상면 부위가 동일한 두께로 침적될 수 있다.5 shows the step of forming the insulating film 18a. After the photoresist pattern 20 is removed, an insulating film 18a is formed by depositing a film quality of SiON (or Si 3 N 4 ) on the resultant. In this case, since the inclined surface of the insulating film 18a cell pad polysilicon layer 15 is removed, the bottom portion and the top portion of the contact may be deposited to the same thickness.

제6도는 상기 절연막(18a)을 이방성 식각하여 상기 콘택(17)의 측벽에 SiON (또는 Si3N4)의 막질로 이루어진 스페이서(18)를 형성하는 단계를 도시한다. 이때, 콘택(17)의 상면 부위와 밑면 부위가 동일하게 오픈되어 콘택(17)의 측벽에 일정두께 이상의 스페이서(18)를 형성할 수 있다.FIG. 6 illustrates anisotropic etching of the insulating film 18a to form spacers 18 formed of SiON (or Si 3 N 4 ) on the sidewall of the contact 17. In this case, the top and bottom portions of the contact 17 may be opened in the same manner to form a spacer 18 having a predetermined thickness or more on the sidewall of the contact 17.

따사서, 상술한 바와 같이 본 발명에 의하면, 콘택 밑면 부위의 평탄화가 나쁜 셀 패드 폴리실리콘층을 등방성 식각함으로써, 기생 스페이서가 생길 수 있는 경사면 부위를 평탄화시켜 콘택의 오픈 불량을 제거할 수 있다. 또한, 콘택의 상면 부위와 밑면 부위가 동일하게 오픈되기 때문에, 콘택 측벽에 일정두께 이상의 스페이서를 형성할 수 있다.Thus, according to the present invention as described above, by isotropically etching the cell pad polysilicon layer having poor planarization of the contact bottom portion, it is possible to flatten the inclined surface portion where parasitic spacers may occur to remove the open defect of the contact. In addition, since the top portion and the bottom portion of the contact are opened in the same manner, a spacer having a predetermined thickness or more can be formed on the sidewall of the contact.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

Claims (3)

패드 폴리실리콘층을 이용하여 자기정렬되는 콘택을 형성하는 반도체장치의 콘택형성방법에 있어서, 패드 폴리실리콘층이 형성된 반도체기판 상에 적어도 한층의 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택을 형성하는 단계; 등방성 식각방식으로 상기 콘택에 의해 노출된 패드 폴리실리콘층을 식각하는 단계; 및 상기 결과물 상에 절연물질을 침적하고 이를 이방성 식각하여, 상기 콘택의 측벽에 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 콘택 형성방법.A contact forming method of a semiconductor device for forming a self-aligned contact using a pad polysilicon layer, comprising: forming at least one interlayer insulating film on a semiconductor substrate on which a pad polysilicon layer is formed; Etching the interlayer insulating film to form a contact; Etching the pad polysilicon layer exposed by the contact in an isotropic etching manner; And depositing an insulating material on the resultant material and anisotropically etching the insulating material to form a spacer on the sidewall of the contact. 제1항에 있어서, 상기 콘택에 의해 노출된 패드 폴리실리콘층은 플라지마 식각설비에서 NF3, CF4, SF6가스와 O2가스를 혼합사용하여 등방성 식각하는 것을 특징으로 하는 반도체장치의 콘택 형성방법.The contact of claim 1, wherein the pad polysilicon layer exposed by the contact is isotropically etched using a mixture of NF 3 , CF 4 , SF 6 gas and O 2 gas in a plasma etching facility. Formation method. 제1항에 있어서, 상기 콘택에 의해 노출된 패드 폴리실리콘층은 상기 콘택을 형성하기 위해 층간절연막 상에 형성되어 있는 포토레지스트 패턴을 제거하지 않은 상태에서 등방성 식각하는 것을 특징으로 하는 반도체장치의 콘택 형성방법.The contact of claim 1, wherein the pad polysilicon layer exposed by the contact is isotropically etched without removing the photoresist pattern formed on the interlayer insulating layer to form the contact. Formation method.
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