KR0164508B1

KR0164508B1 - Maximum value detection circuit for parallel processing

Info

Publication number: KR0164508B1
Application number: KR1019950046461A
Authority: KR
Inventors: 김영철; 박병철
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-04
Filing date: 1995-12-04
Publication date: 1999-03-20
Also published as: KR970056825A

Abstract

본 발명은 병렬 처리용 최대값 검출기를 공개한다. 그 회로는 m비트의 디지털 신호를 입력하여 기울기가 완만한 m+5비트의 디지털 비데오 신호를 출력하기 위한 저역 통과 필터, 상기 m+5비트의 최상위 비트를 선택신호로 하여 상기 m+5비트 신호가 음수일 경우에 궤환되는 이전의 n비트 최대값을 출력하고, 양수일 경우에는 상기 m+5비트를 선택하여 n비트의 데이터를 출력하기 위한 제1선택수단, 상기 제1선택수단의 n비트의 출력신호와 상기 궤환되는 이전의 n비트의 최대값을 비교하기 위한 비교수단, 및 상기 비교수단의 출력신호를 선택신호로 하여 상기 제1선택수단의 n비트의 출력신호가 클 경우에는 상기 제1선택수단의 n비트의 출력신호를 출력하고, 상기 궤환되는 이전의 n비트의 최대값이 클 경우에는 상기 궤환되는 이전의 n비트의 최대값을 출력하기 위한 제2선택수단으로 구성되어 있다. 따라서, 고속으로 동작하는 비데오 신호 처리기에 사용가능하고, 아나로그 비데오 신호에서 기울기가 높은 임펄스 형식의 비데오 신호가 발생할 수 있으므로 검출하는 값의 해상도를 높일 수 있다.The present invention discloses a maximum value detector for parallel processing. The circuit includes a low pass filter for inputting an m-bit digital signal to output an m + 5 bit digital video signal having a gentle gradient, and the m + 5 bit signal using the most significant bit of the m + 5 bit as a selection signal. A first selection means for outputting the maximum n-bit maximum value fed back when negative is negative, and outputting n bits of data by selecting the m + 5 bits if positive, and n-bits of the first selection means Comparison means for comparing an output signal with a maximum value of the previous n bits to be fed back; and when the output signal of the n-bit of the first selection means is large using the output signal of the comparison means as a selection signal, the first means; Second selection means for outputting an n-bit output signal of the selection means and for outputting the maximum value of the previous n bits to be fed back when the maximum value of the previous n bits to be fed back is large. Therefore, the video signal processor can be used for a video signal processor operating at a high speed, and an impulse video signal having a high slope can be generated from the analog video signal, thereby increasing the resolution of the detected value.

Description

Maximum value detection circuit for parallel processing

제1도는 본 발명의 병렬 처리용 최고값 검출기의 블록도이다.1 is a block diagram of the highest value detector for parallel processing of the present invention.

제2도는 제1도에 나타낸 저역 통과 디지털 필터의 블록도이다.FIG. 2 is a block diagram of the low pass digital filter shown in FIG.

제3도는 제2도에 나타낸 저역 통과 필터의 특성 곡선을 나타내는 것이다.3 shows the characteristic curve of the low pass filter shown in FIG.

본 발명은 최고값 검출회로에 관한 것으로, 특히 병렬 처리용 최고값 검출회로에 관한 것이다.The present invention relates to a peak value detection circuit, and more particularly, to a peak value detection circuit for parallel processing.

높은 주파수를 요구하는 비데오 신호 처리기에서 직렬 처리 방식의 최대값 검출기를 사용할 경우에 비데오 신호 처리기에서 요구하는 처리속도에 부응하기 어려운 단점이 있으며 또한, 디지털로 변환된 값을 검출할 때와 실제의 아날로그 값을 검출하였을 때의 해상도의 차이가 문제가 되었다.In case of using the maximum value detector of the serial processing method in the video signal processor which requires high frequency, it is difficult to meet the processing speed required in the video signal processor. The difference in resolution when a value was detected became a problem.

본 발명의 목적은 직렬 처리방식의 최대값 검출기로는 처리속도를 만족할 수 없는 높은 주파수를 요구하는 비데오 신호 처리기에 사용가능한 병렬 처리용 최대값 검출기를 제공하는데 있다.It is an object of the present invention to provide a maximum value detector for parallel processing that can be used in a video signal processor that requires a high frequency in which the maximum value detector of the serial processing method cannot satisfy the processing speed.

본 발명의 다른 목적은 아날로그 비데오 신호에서 기울기가 높은 임펄스 형식의 비데오 신호가 발생할 수 있으므로 검출하는 값의 해상도를 높일 수 있는 병렬 처리용 최대값 검출기를 제공하는데 있다.Another object of the present invention is to provide an analog video signal having a high slope impulse video signal can be generated to provide a maximum value detector for parallel processing that can increase the resolution of the value detected.

이와같은 목적들을 달성하기 위한 본 발명의 병렬 처리용 최고값 검출기는 m비트의 디지털 신호를 입력하여 기울기가 완만한 m+5비트의 디지털 비데오 신호를 출력하기 위한 저역 통과 필터, 상기 m+5비트의 최상위 비트를 선택신호로 하여 상기 m+5비트 신호가 음수일 경우에 궤환되는 이전의 n비트 최대값을 출력하고, 양수일 경우에는 상기 m+5비트를 선택하여 n비트의 데이터를 출력하기 위한 제1선택수단, 상기 제1선택수단의 n비트의 출력신호와 상기 궤환되는 이전의 n비트의 최대값을 비교하기 위한 비교수단, 및 상기 비교수단의 출력신호를 선택신호로 하여 상기 제1선택수단의 n비트의 출력신호가 클 경우에는 상기 제1선택수단의 n비트의 출력신호를 출력하고, 상기 궤환되는 이전의 n비트의 최대값이 클 경우에는 상기 궤환되는 이전의 n비트의 최대값을 출력하기 위한 제2선택수단으로 구성되어 있다.In order to achieve the above objects, the highest value detector for parallel processing of the present invention is a low pass filter for inputting an m-bit digital signal and outputting a m + 5 bit digital video signal having a gentle gradient, wherein the m + 5 bit Outputs the maximum value of the previous n bits to be fed back when the m + 5 bit signal is negative, and selects the m + 5 bits to output n bits of data when the m + 5 bit signal is negative. A first selection means, comparison means for comparing an output signal of n bits of the first selection means with a maximum value of the previous n bits returned, and the first selection using the output signal of the comparison means as a selection signal; If the n-bit output signal of the means is large, the n-bit output signal of the first selection means is output. If the maximum value of the previous n-bits to be returned is large, the maximum of the previous n-bits to be fed back is large. And second selection means for outputting a large value.

첨부된 도면을 참고로 하여 본 발명의 병렬 처리용 최고값 검출기를 설명하면 다음과 같다.Referring to the accompanying drawings, the highest value detector for parallel processing of the present invention will be described.

제1도는 본 발명의 병렬 처리용 최고값 검출기의 블록도로서, 디지털 저역 통과 필터(10), 멀티플렉서들(12, 14), 비교기(16), 및 레지스터(18)로 구성되어 있다.1 is a block diagram of the highest value detector for parallel processing of the present invention, which is comprised of a digital low pass filter 10, multiplexers 12 and 14, a comparator 16, and a register 18. As shown in FIG.

저역 통과 필터(10)는 디지털화된 아날로그 비데오 신호를 입력하여 기울기가 완만한 m+5비트(bit)의 디지털 비디오 신호를 출력한다. 멀티플렉서(12)는 입력되는 디지털 비데오 신호의 최상위 비트(msb bit)를 인버터(20)에 의해서 반전한 신호를 선택단자(SA)로, 최상위 비트를 선택단자(SB)로 입력하여 입력단자(A)로 인가되는 디지털 비데오 신호의 값이 음수일 경우, 즉 최상위 비트가 1일 경우에 단자(B)로 궤환되는 이전에 검출된 최대값을 선택하여 n비트의 데이터를 출력하고, 입력단자(A)로 입력되는 디지털 비데오 신호가 양수일 경우에는 입력단자(A)로 입력되는 값을 선택하여 n비트의 데이터를 출력한다. 멀티플렉서(14)는 입력단자(A)로 멀티플렉서(12)를 통과한 n비트의 디지털 비데오 신호를 입력하고, 입력단자(B)로 이전에 검출된 최대값을 입력한다. 선택단자(SA)는 비교기(16)에서 출력되는 비교값을 입력으로 하고, 선택단자(SB)는 인버터(20)에 의해서 반전된 값을 입력으로 하여, 비교기(16)의 출력값이 1일 경우에는 멀티플렉서(12)를 통과한 디지털 값을 선택하여 출력하고, 0일 경우에는 이전에 검출된 최대값을 출력한다. 레지스터(18)는 본 발명의 처리기의 시스템 클럭(CK)을 클럭신호로 하여 다음에 입력되는 클럭신호(CK)의 상승 엣지까지 데이터 입력단자(DI)로 입력되는 n비트의 데이터 값을 저장한다. 비교기(16)는 단자(A)로 입력되는 디지털 값이 단자(B)로 입력되는 디지털 값보다 클경우에 1을 출력하며, 작거나 같은 경우에는 0을 출력한다.The low pass filter 10 inputs a digitized analog video signal and outputs a m + 5 bit digital video signal having a gentle slope. The multiplexer 12 inputs a signal obtained by inverting the most significant bit of the input digital video signal by the inverter 20 to the selection terminal SA and the most significant bit to the selection terminal SB. If the value of the digital video signal to be applied is negative, that is, if the most significant bit is 1, the previously detected maximum value fed back to the terminal B is selected to output n bits of data, and the input terminal A If the digital video signal inputted by) is positive, n-bit data is output by selecting the value inputted to the input terminal A. The multiplexer 14 inputs the n-bit digital video signal passing through the multiplexer 12 to the input terminal A, and inputs the maximum value previously detected to the input terminal B. When the selection terminal SA inputs a comparison value output from the comparator 16, and the selection terminal SB inputs a value inverted by the inverter 20, and the output value of the comparator 16 is 1. Selects and outputs the digital value passed through the multiplexer 12, and if 0, outputs the maximum value detected previously. The register 18 stores the n-bit data value input to the data input terminal DI up to the rising edge of the next clock signal CK, using the system clock CK of the processor of the present invention as a clock signal. . The comparator 16 outputs 1 when the digital value input to the terminal A is greater than the digital value input to the terminal B, and outputs 0 when it is smaller or equal.

따라서, 멀티플렉서(12)를 통과한 값은 양수의 값이며, 멀티플렉서(12)를 통과한 값과 레지스터(18)가 출력하는 이전에 검출된 최대값이 비교기(16)으로 입력되어 멀티플렉서(12)를 통과한 값이 클 경우에는 멀티플렉서(14)에서 멀티플렉서(12)를 통과한 값을 선택적으로 통과시켜 레지스터(18)에서 다음에 입력되는 클럭신호(CK)의 상승엣지까지 저장한다.Accordingly, the value passed through the multiplexer 12 is a positive value, and the value passed through the multiplexer 12 and the previously detected maximum value output by the register 18 are inputted to the comparator 16 to provide the multiplexer 12. When the value passed by is large, the multiplexer 14 selectively passes the value passed by the multiplexer 12 to store the rising edge of the next clock signal CK input from the register 18.

그리고, 원하는 해상도에 따라서 디지털 저역 통과 필터(10)를 통과한 m+5비트의 출력에서 5비트이하의 최하위 비트를 버림으로써 n비트의 디지털 값으로 최대값을 검출한다. 여기에서, m-1nm+6이다.Then, the maximum value is detected as an n-bit digital value by discarding the least significant bit of 5 bits or less in the output of m + 5 bits passing through the digital low pass filter 10 according to the desired resolution. Here, m-1 nm + 6.

제2도는 제1도에 나타낸 저역 통과 디지털 필터의 블록도로서, 시간지연소자들(40, 44, 46, 48, 54, 56, 58, 60), 가산기들(42, 52, 62), 곱셈기(50), 및 7비트 쉬프트 레지스터(64)로 구성되어 있다.FIG. 2 is a block diagram of the low pass digital filter shown in FIG. 1, with time delays 40, 44, 46, 48, 54, 56, 58, 60, adders 42, 52, 62, multipliers. (50) and a 7-bit shift register (64).

도면에서, SxB로 표시한 것은 부호비트에 x비트를 붙인 데이터를 나타내는 것이다. 입력신호(S8B)가 지연소자(Z^-8)(40)에 의해서 지연된다. 가산기(42)는 입력신호(S8B)에서 지연소자(40)에 의해서 지연된 신호를 감산하여 신호(S8B)를 발생한다. 이 신호(S8B)는 지연소자(Z^-1)(44)를 통하여 지연되고, 가산기(42)로 궤환된다. 또한, 이 신호는 지연소자(Z^-1)(46)에 의해서 지연되고 곱셈기(50)에 의해서 2배로 됨과 동시에 지연소자(Z^-1)(48)에 의해서 지연된다. 가산기(52)는 지연소자들(44, 48) 및 곱셈기(50)의 출력신호를 가산한다. 가산기(52)의 출력신호는 지연소자들(54, 56, 58, 60)에 의헤서 Z^-6만큼 지연된다. 그리고, 각 지연소자들(54, 56, 58, 60)의 출력신호는 가산기(62)에 의해서 가산되어 신호(S15B)를 발생한다. 7비트 쉬프트 레지스터(64)는 가산기(62)의 출력신호를 7비트 쉬프트하여 신호(S8, 7D)를 출력하게 되고, 이 신호에서 최하위 비트 2비트는 버려져서 최종적으로 신호(S8, 5D)가 출력된다. 소숫점이하의 값을 표현하는 5비트가 원래의 8비트에 첨가되는 5비트의 신호이다. 즉, 제1도에 나타낸 것과 같이 m비트가 입력되어 m+5비트가 출력되게 되는 것이다. 이와같이 하여 디지털화된 아날로그 비데오 신호의 해상도를 높일 수가 있다는 것이다.In the figure, denoted by SxB indicates data having x bits added to the code bits. The input signal S8B is delayed by the delay element Z- ⁸ . The adder 42 generates a signal S8B by subtracting the signal delayed by the delay element 40 from the input signal S8B. This signal S8B is delayed through the delay elements Z ^-1 44 and fed back to the adder 42. This signal is also delayed by delay element (Z- ¹ ) 46, doubled by multiplier (50) and delayed by delay element (Z- ¹ ) 48. The adder 52 adds the delay signals 44 and 48 and the output signal of the multiplier 50. The output signal of the adder 52 is delayed by Z ⁻⁶ by the delay elements 54, 56, 58 and 60. The output signals of the delay elements 54, 56, 58, and 60 are added by the adder 62 to generate a signal S15B. The 7-bit shift register 64 shifts the output signal of the adder 62 by 7 bits to output the signals S8 and 7D, and the least significant 2 bits of the signal are discarded so that the signals S8 and 5D are finally lost. Is output. Five bits representing values below the decimal point are five-bit signals added to the original eight bits. That is, as shown in FIG. 1, m bits are input and m + 5 bits are output. In this way, the resolution of the digitized analog video signal can be increased.

제2도에 나타낸 디지털 저역 통과 필터의 계수는 다음과 같다.The coefficients of the digital low pass filter shown in FIG. 2 are as follows.

[1 1 1 1 1 1 1 1][1 0 0 1][1 2 1][1 0 1][1 1 1 1 1 1 1 1] [1 0 0 1] [1 2 1] [1 0 1]

따라서 본 발명의 병렬 처리용 최대값 검출기는 병렬로 데이터를 고속으로 처리함으로써 높은 주파수를 요구하는 비데오 신호 처리기에 사용할 수 있으며, 아날로그 비데오 신호에서 기울기가 높은 임펄스 형식의 비데오 신호가 발생할 수 있으므로 검출하는 값의 해상도를 높일 수 있다.Therefore, the maximum value detector for parallel processing of the present invention can be used in a video signal processor that requires a high frequency by processing data in parallel at high speed, and an analog video signal can generate an impulse video signal having a high slope. You can increase the resolution of the value.

Claims

a low pass filter for inputting an m-bit digital signal to output a m + 5 bit digital video signal having a gentle slope; Using the most significant bit of the m + 5 bits as the selection signal, the maximum value of the previous n bits to be fed back is output when the m + 5 bit signal is negative, and when the number is positive, the m + 5 bits are selected to select the n bits First selection means for outputting data; Comparison means for comparing an output signal of n bits of the first selection means with a maximum value of the previous n bits returned; If the output signal of the comparing means is a selection signal and the n-bit output signal of the first selecting means is large, the output signal of n bits of the first selecting means is outputted, and the maximum of the previous n bits returned from the feedback means. And a second selecting means for outputting the maximum value of the previous n bits to be fed back when the value is large.