KR0164495B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 모스 트랜지스터와 바이폴라 트랜지스터를 하나의 반도체 소자로써 구성하여 회로 설계상의 편이성을 높이고, 모스트랜지스터내에 진성 반도체 영역과 외인성 반도체 영역을 함께 가지도록 형성하여 모스 트랜지스터의 턴온 전압인 문턱 전압이 두 개의 상태를 가지므로써, 이러한 모스 트랜지스터의 세가지 상태를 이용한 스위치 및 증폭 소자로서 다양한 응용이 가능하게 된다.

Description

반도체장치 및 그의 제조방법
제1a도내지 제1d도는 종래의 방법에 의하여 TDMOS를 형성하는 공정도.
제2도는 본 발명에 의한 BDMOS의 구조를 나타낸 단면도.
제3a도 내지 제3d도는 본 발명의 방법에 의하여 BDMOS를 형성하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : P형 실리콘 기판 32-2 : N+ 형 메몰층
33 : N형 에피택셜층 34-1, 34-2 : N형 싱크 영역
35 : 소자 격리 영역
36-1 : 바이폴라 트랜지스터의 P형 진성 베이스 영역
36-2 : 바이폴라 트랜지스터의 P형 외인성 베이스 영역
37-1 : 모스 트랜지스터의 P형 진성 불순물 영역
37-2 : 모스 트랜지스터의 P형 외인성 불순물 영역
38 : 에미터 영역 39 : 소오스 영역
40-1 : 소오스와 진성 불순물 영역을 통하여 식각된 트렌치
40-2 : 소오스와 외인성 불순물 영역을 통하여 식각된 트렌치
41 : 트렌치 내부의 산화막 42 : 폴리실리콘
E : 이미터 단자 B : 베이스 단자
C : 컬렉터 단자 S : 소오스 단자
G : 게이트 단자 D : 드레인 단자
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로 서로 다른 문턱(Threshold)전압을 갖는 모스 트랜지스터와 바이폴라 트랜지스터가 하나의 소자로써 형성된 반도체장치 및 그의 제조방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터는 베이스에 흐르는 전류에 따라서 컬렉터와 에미터간의 전류량이 조절되는 전류 소자인 반면에, 모스 트랜지스터는 게이트에 인가되는 전압에 따라서 소오스와 드레인간의 출력 전압이 조절되는 전압 소자이다.
첨부된 도면과 함께 종래의 방법에 대하여 상세한 설명을 하면 다음과 같다.
제1도는 종래의 방법에 의하여 형성한 TDMOS의 공정도이다.
제1a도를 참조하면, 실리콘 기판(11)으로 고농도의 N+형 불순물을 주입하고, 확산시켜서 고농도의 N+형 확산층(12)을 형성하고, 이어서 N형 에피택시(epitaxy)를 실시하여 저농도 N형 영역을 형성한다. 계속해서, 상기 기판(11)으로 P형 불순물을 주입시키고, 확산을 실시하여 P형 확산층(14)을 형성한다.
제1b도에서와 같이, 불순물 이온을 선택적으로 주입하기 위한 사진 식각 공정을 거쳐서, N형 불순물을 P형 확산층(14)내에 선택적으로 주입하고 확산시키면, P형내에 N형 확산층(15)이 형성된다.
제1c도를 참조하여, 소정의 사진 식각 공정을 거쳐서 N형 확산층(15)과 P형 확산층(14)을 통하여 저농도의 N-확산층(13)의 일부까지 식각하여 트렌치(16)를 형성한다.
제1d도에서와 같이, 트렌치(16)내에 산화막(17)을 형성하고, 상기 트렌치(16)내에 폴리 실리콘(18)을 채운 다음, 일반적인 TDMOS의 공정에 따른 금속 배선 공정, 패시베이션 공정을 진행하여 TDMOS를 완성한다.
이때, P형 확산층(14)이 상기 모스 트랜지스터의 채널 영역이 되고, N+확산층(12)이 드레인 영역, 폴리 실리콘(18)으로 채워진 트렌치(16)가 게이트 영역, P형내의 N형 확산층(15)이 소오스 영역이 된다.
이와같이, 트렌치 구조의 게이트를 형성하게 되면, 트렌치 영역의 저항이 낮아져 게이트의 전류 구동력이 향상된다.
그러나, 상기와 같은 종래의 방법은 문턱 전압이 서로 달라야 되는 회로에서는 사용할 수 없게 되므로 사용되는 회로가 제한적일 수밖에 없고, 바이폴라 트랜지스터가 동시에 필요할 경우에도 사용할 수 없는 단점이 있다.
본 발명은 상기와 같은 문제점을 개선하기 위한 것으로서, 서로 다른 문턱 전압을 가지는 모스 트랜지스터와 바이폴라 트랜지스터를 동시에 집적시킨 반도체 장치및 그 의 제조 방법을 제공하는 데에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은 P형 실리콘 기판내에 N+메몰층을 형성하는 공정과 ; 상기 기판상에 에피택셜층을 성장시키는 공정과 ; 상기 기판내에 N형 싱크 영역과 소자 격리영역을 차례로 형성하는 공정과 ; 상기 에피택셜층내에 바이폴라 트랜지스터의 P형 진성 베이스 영역, 모스 트랜지스터의 P형 진성 불순물 영역을 동시에 형성하는 공정과 ; 상기 에피택셜층내에 바이폴라 트랜지스터의 P형 외인성 베이스 영역, 모스 트랜지스터의 P형 외인성 불순물 영역을 동시에 형성하여, 진성 베이스영역과 외인성 베이스 영역을 함께 가지는 바이폴라 트랜지스터와 P형 진성 불순물 영역과 P형 외인성 불순물 영역을 함께 가지는 P형 불순물 영역을 형성하는 공정과 ; 상기 P형 진성 베이스 영역내에 에미터 영역과 상기 P형 불순물 영역내에 N형 불순물 영역을 동시에 형성하는 공정과 ; 모스 트랜지스터의 P형 진성 불순물 영역을 통하여 그 하부의 에피택셜층의 일부까지 식각하여 트렌치를 형성하는 공정과 ; 상기 모스 트랜지스터의 P형 외인성 불순물 영역을 통하여 그 하부의 에피택셜층의 일부까지 식각하여 트렌치를 형성하는 공정과 ; 적정한 문턱 전압을 갖도록 상기의 각 트렌치내에 산화막을 형성하는 공정과 ; 각 트렌치내에 고농도로 도핑된 N형 폴리 실리콘을 채워서 게이트 영역을 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 P형 실리콘 기판은 111의 결정구조와 10∼40Ω㎝의 농도를 가진다.
이 방법에 있어서, 상기 N+형 메몰층을 형성하기 위한 불순물 이온의 농도는 3∼5E15 ions/㎠이다.
이 방법에 있어서, 상기의 성장된 에피택셜층의 두께는 5∼6㎛이다.
이 방법에 있어서, 상기의 N형 싱크 영역을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠이다.
이 방법에 있어서, 상기의 소자격리 영역을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠이다.
이 방법에 있어서, 상기 모스 트랜지스터의 진성 불순물 영역과 바이폴라 트랜지스터의 진성 베이스 영역을 형성하기 위한 불순물 이온의 농도는 4∼5E13 ions/㎠이다.
이 방법에 있어서, 상기 모스 트랜지스터의 외인성 불순물 영역과 바이폴라 트랜지스터의 외인성 베이스 영역을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠이다.
이 방법에 있어서, 상기 모스 트랜지스터의 소오스 영역과 바이폴라 트랜지스터의 에미터 영역을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠이다.
이 방법에 있어서, 상기 각 트렌치 내부의 산화막의 두께는 500∼1500Å이다.
이 방법에 있어서, 상기 기판상의 절연막의 두께는 3,000∼7,000Å이다.
본 발명의 다른 특징은 실리콘 기판내에 형성된 N+메몰층과 ; 기판상에 성장된 에피택셜층과 ; 진성 베이스 영역과 외인성 베이스 영역을 함께 가지는 베이스 영역과 ; 베이스 영역내에 형성된 에미터 영역과 ; 진성 불순물 영역과 외인성 불순물 영역을 함께 가지는 P형 불순물 영역과 ; P형 불순물 영역내에 형성된 소오스 영역과 ; 소오스 영역과 진성 불순물 영역을 통하여 에피택셜층의 일부까지 식각된 트렌치와 ; 상기 소오스 영역과 외인성 불순물 영역을 통하여 에피택셜층의 일부까지 식각된 트렌치와 ; 각 트렌치 내부에 형성된 절연 산화막과 ; 각 트렌치내에 폴리 실리콘이 채워진 게이트 영역과 ; N+형 메몰층에 닿도록 에피택셜층내에 형성된 N형 싱크 영역과 ; 상기의 베이스, 에미터, 컬렉터를 가지는 바이폴라 트랜지스터와 소오스, 게이트, N형 싱크 영역을 가지는 모스 트랜지스터를 격리 시키는 소자 격리 영역을 가지는 반도체 장치의 구조를 포함한다.
이하, 첨부된 도면과 함께 본 발명의 상세한 설명을 하면 다음과 같다.
제3d도를 참조하면, 하나의 실리콘 기판상에 바이폴라 트랜지스터와 모스트랜지스터를 동시에 집적하고, 이때 모스 트랜지스터는 진성 불순물 영역과 외인성 불순물 영역으로 된 P형 불순물 영역을 형성하여, 서로 다른 두 개의 문턱 전압을 가지도록BDMOS를 제조하여 회로 설계시의 편이를 도모할 수 있게 된다.
상기의 내용을 구체적으로 설명하면 다음과 같다.
제2도는 본 발명의 실시예에 따른 BDMOS의 구조도이다.
제2도를 참조하면, P형 실리콘 기판(31)내에 N+메몰층(32-1)(32-2)이 형성되며, 상기 기판(31)상에 에피택셜층(33)이 성장되고, 에피택셜층(33)내에 바이폴라 트랜지스터와 모스 트랜지스터가 형성되어 있는데, 바이폴라 트랜지스터와 모스 트랜지스터는 P형 소자 격리 영역(35)에 의하여 소자간 격리가 되고 있다.
그리고, 바이폴라 트랜지스터 영역에 있어서는, P-형 진성 베이스 영역(36-1)과 P+형 베이스 전극 형성을 위한 외인성 베이스 영역(36-2)으로 된 베이스 영역이 에피택셜층(33)내에 형성되고, 베이스 영역중 진성 베이스 영역(36-1)내에 N형 에미터 영역(38)이 형성되어 있다. 또한, 콜렉터 전극 형성을 위하여 N-형 메몰층(32-1)의 상부에서 기판의 표면에 이르는 N형 싱크 영역(34-1)이 형성되어 있다.
상기 모스 트랜지스터 영역에 있어서는, 서로 다른 문턱 전압을 갖는 모스트랜지스터가 형성되어 있는데, 진성 불순물 영역(37-1)과 외인성 불순물 영역(37-2)으로된 P형 불순물 영역이 에피택셜층(33)내에 형성되어 있으며, P형 불순물 영역내에 소오스(39)용 N형 불순물 영역이 형성되어있다.
또한, N형 불순물 영역(39)과 진성 불순물 영역(37-1)을 통하여 에피택셜층(33)의 일부까지 식각된 트렌치(40-1)와 상기 N형 불순물 영역(39)과 외인성 불순물 영역(37-2)을 통하여 에피택셜층(33)의 일부까지 식각된 트렌치(40-2)가 형성되어 있다.
상기 각 트렌치(40-1)(40-2)의 내부에 산화막(41)이 형성되어 있고, 트렌치내에는 폴리 실리콘(42)으로 채워져서 게이트 영역으로 형성되어 있으며, N+메몰층(32)의 상부에서 기판의 표면에 이르는 N형 싱크 영역(34-1)(34-2)이 형성되어 있다.
그리고, 기판상에는 단자가 형성되어 있는데, 바이폴라 트랜지스터에 있어서, N형 불순물 영역(38)은 에미터로, P형 불순물 영역(36-1)(36-2)은 베이스로, N형 싱크 영역(34)은 컬렉터로 기능하도록 단자 배선이 되어 있다. 또한, 모스 트랜지스터에 있어서, N형 불순물 영역(39)은 소오스로, 트렌치내의 폴리실리콘(42) 영역은 게이트로, N형 싱크 영역(34)은 드레인으로서 기능하도록 단자 배선이 되어 있다.
제3a내지 제3d도는 본 발명의 실시예에 따른 BDMOS의 공정도이다.
제3a도를 참조하면, 111의 구조와 10∼40 Ω㎝의 농도를 가지는 P형 실리콘 기판(31)상에 N형 불순물 이온을 3∼5E15의 농도로 주입하고 확산을 실시하여 N+형 메몰층(32)을 형성하고, 상기 기판상에 5∼6 ㎛의 두께로 N- 에피택셜층(33)을 성장시킨다.
제3b도에서와 같이, 소정의 사진 공정을 거쳐서 기판(31)내의 에피택셜층(33)으로 N형 불순물 이온을 4∼6E15의 농도로 주입하고, P형 불순물 이온을 4∼6E15의 농도로 주입한 후, 확산 공정을 실시하여 N형 싱크 영역(34-1)(34-2)과 P형 소자 분리영역(35)을 동시에 형성한다.
이어서, 기판(31)내의 에피택셜층(33)으로 진성 불순물영역(36-1)(37-1)용 P형 불순물 이온을 4∼5E13의 농도로 주입하고, 외인성 불순물 영역(36-2)(37-2)용 P형 불순물 이온을 4∼6E15의 농도로 주입한 후, 확산 공정을 실시하여 바이폴라 트랜지스터의 P형 진성 베이스 영역(36-1), 모스 트랜지스터의 P형 진성 불순물 영역(37-1)을 동시에 형성하고, 바이폴라 트랜지스터의 P형 외인성 베이스 영역(36-2)을 동시에 형성하고, 바이폴라 트랜지스터의 P형 외인성 베이스 영역(36-2), 모스 트랜지스터의 P형 외인성 불순물 영역 (37-2)을 동시에 형성한다.
이때, 모스 트랜지스터가 진성 불순물 영역(37-1)과 외인성 불순물 영역(37-2)을 함께 가지므로써, 턴온(Turn On)되는 문턱 전압이 두 개의 상태를 가지는 모스 트랜지스터를 형성한다.
상기와 같이 형성된 바이폴라 트랜지스터의 베이스영역(36-1)(36-2)과 모스 트랜지스터의 P형 불순물 영역(37-1)(37-2)내로 N형 불순물 이온을 4∼6E15의 농도로 주입하고 확산을 실시하여 바이폴라 트랜지스터의 에미터 영역(38)과 모스 트랜지스터의 소오스용 N형 불순물 영역(39)을 동시에 형성한다.
제3c도에서와 같이, 모스 트랜지스터의 P형 진성 불순물 영역(37-1)을 통하여 그 하부의 에피택셜층(33)의 일부까지 식각하여 트렌치(40-1)를 형성하고, P형 외인성 불순물 영역(37-2)을 통하여 그 하부의 에피택셜층(33)의 일부까지 식각하여 트렌치(40-2)를 형성한다.
제3d도와 같이, 적정한 문턱 전압을 갖도록 상기의 각 트렌치(40-1)(40-2)내에 산화막(41)을 500∼1500 Å의 두께로 형성하고, 각 트렌치 (40-1)(40-2)내에 고농도로 도핑된 N형 폴리 실리콘을 채워서 게이트 영역을 형성하고, 저온산화막이나 도핑되지 않은 산화막(41)을 3000 ∼ 7000Å의 두께로 상기 기판(31)상에 도포한다.
이후, 통상적인 모스 트랜지스터의 공정에 따라 콘택 홀 형성, 금속 배선화 공정, 패시베이션 공정을 거쳐서 본 발명에 의한 반도체 소자를 완성한다.
상기에서 설명한 바와 같은 본 발명에 따르면, 바이폴라 트랜지스터와 모스 트랜지스터를 하나의 반도체 소자로써 구성하여 회로 설계상의 편이를 제공하고, 모스 트랜지스터의 진성 반도체 영역과 외인성 반도체 영역을 이용하여 모스 트랜지스터내의 게이트의 문턱 전압을 서로 다르게 할수 있게 된다.이에따라, 진성 반도체 영역의 문턱 전압은 상대적으로 낮고, 고농도로 도핑된 외인성 반도체 영역의 문턱 전압은 상대적으로 높게 되어서 회로 설계상의 필요에 따른 다양한 형태의 설계가 가능하게 된다.

Claims (12)

  1. 실리콘 기판(31)내에 형성된 N+메몰층(32-2)과, 상기 기판(31)상에 성장된 에피택셜층(33)과, 진성 베이스 영역(36-1)과 외인성 베이스 영역(36-2)으로 된 바이폴라 트랜지스터의 베이스 영역(36-1)(36-2)과, 베이스 영역내에 형성된 에미터 영역(38)과, N+메몰층(32-1)(32-2)의 상부에 닿도록 에피택셜층내에 형성된 N형 싱크 영역(34-1)(34-2)과, 진성 불순물 영역(37-1)과 외인성 불순물 영역(37-2)으로된 모스 트랜지스터의 P형 불순물 영역(37-1)(37-2)과, P형 불순물 영역(37-1)(37-2)내에 형성된 모스 트랜지스터의 소오스용 N형 불순물 영역(39)과, 상기 소오스 영역(39)과 진성 불순물 영역(37-1)을 통하여 에피택셜층(33)의 일부까지 식각된 트렌치(40-1)와, 상기 소오스 영역(39)과 외인성 불순물 영역(37-2)을 통하여 에피택셜층(33)의 일부까지 식각된 트렌치(40-2)와, 각 트렌치(40-1)(40-2) 내부에 형성된 절연 산화막(41)과, 각 트렌치(40-1)(40-2)내에 폴리 실리콘(42)으로 채워진 게이트 영역과, N+메몰층(32-2)의 상부에 닿도록 에피택셜층(33)내에 형성된 N형 싱크 영역(34-1)(34-2)과, 상기의 베이스(36-1)(36-2), 에미터(38), 컬렉터 영역(34-1)을 가지는 바이폴라 트랜지스터와 게이트, 소오스(39), N형 싱크 영역(34-2)을 가지는 모스 트랜지스터를 격리 시키는 소자격리 영역(35)을 가지는 것을 특징으로 하는 반도체 장치.
  2. P형 실리콘 기판(31)내에 N+메몰층(32-1)(32-2)을 형성하는 공정과, 상기 기판(31)상에 에피택셜층(33)을 성장시키는 공정과, 상기 에피택셜층(33)내에 N형 싱크 영역(34-1)(34-2)과 소자 격리영역(35)을 차례로 형성하는 공정과, 상기 에피택셜층(33)내에 바이폴라 트랜지스터의 P형 진성 베이스 영역(36-1), 모스 트랜지스터의 P형 진성 불순물 영역(37-1)을 동시에 형성하는 공정과, 상기 에피택셜층(33)내에 바이폴라 트랜지스터의 P형 외인성 베이스 영역(36-2), 모스 트랜지스터의 P형 외인성 불순물 영역(37-2)을 동시에 형성하여 진성 베이스영역(36-1)과 외인성 베이스 영역(36-2)으로 된 바이폴라 트랜지스터와 P형 진성 불순물 영역(37-1)과 P형 외인성 불순물 영역(37-2)으로 된 P형 불순물 영역(37-1)(37-2)을 형성하는 것과, 상기 P형 베이스 영역(36-1)(36-2)내에 에미터 영역(38)과 상기 P형 불순물 영역(37-1)(37-2)내에 N형 불순물 영역(39)을 동시에 형성하는 공정과, 모스 트랜지스터의 P형 진성 불순물 영역(37-1)을 통하여 그 하부의 에피택셜층(33)의 일부까지 식각된 트렌치(40-1)와 P형 외인성 불순물 영역(37-2)을 통하여 그 하부의 에피택셜층(33)의 일부까지 식각된 트렌치(40-2)를 형성하는 공정과, 상기의 각 트렌치(40-1)(40-2)내에 산화막(41)을 형성하는 공정과, 각 트렌치(40-1)(40-2)내에 고농도로 도핑된 N형 폴리 실리콘을 채워서 게이트 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 실리콘 기판(31)은 111의 결정 구조와 10∼40㎛의 농도를 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항에 있어서, 상기 N+형 메몰층(32-1)(32-2)을 형성하기 위한 불순물 이온의 농도는 3∼5E15 ions/㎠인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제2항에 있어서, 상기 에피택셜층(33)의 두께는 5∼6㎛인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제2항에 있어서, 상기의 N형 싱크 영역(34-1)(34-2)을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제2항에 있어서, 상기 소자 격리 영역(35)을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제2항에 있어서, 상기 모스 트랜지스터의 P형 진성 불순물 영역(37-1)과 바이폴라 트랜지스터의 진성 베이스 영역(36-1)을 형성하기 위한 불순물 이온의 농도는 4∼5E13 ions/㎠인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제2항에 있어서, 상기 모스 트랜지스터의 P형 외인성 불순물 영역(37-2)과 바이폴라 트랜지스터의 외인성 베이스 영역(36-2)을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠인 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제2항에 있어서, 상기 모스 트랜지스터의 소오스용 N형 불순물 영역(39)과 바이폴라 트랜지스터의 에미터 영역(38)을 형성하기 위한 불순물 이온의 농도는 4∼6E15 ions/㎠인 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제2항에 있어서, 상기 각 트렌치(40-1)(40-2) 내부에 형성된 산화막(41)의 두께는 500∼1500Å인 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제2항에 있어서, 상기 기판상의 절연막의 두께는 3000∼7000Å인 것을 특징으로 하는 반도체 장치의 제조방법.
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