KR0164390B1

KR0164390B1 - 불휘발성 반도체 메모리의 칩 구제장치

Info

Publication number: KR0164390B1
Application number: KR1019950024722A
Authority: KR
Inventors: 이기준; 김진기
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-08-10
Filing date: 1995-08-10
Publication date: 1999-02-18
Also published as: KR970012765A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

메모리 쎌 어레이내에 발생한 결함 블럭의 수가 규정된 결함 블럭의 수를 초과한 경우에도 구제가 가능한 불휘발성 반도체 메모리 장치를 제공함에 있다.

3. 발명의 해결방법의 요지

메모리 쎌 어레이를 두개 이상으로 분리한 서브 메모리 쎌 어레이들을 외부 어드레스 신호들과 외부신호들에 응답하여 상기 서브 메모리 쎌 어레이들중 결함이 있는 블럭이 스팩상에 기재된 수보다 적은 블럭들을 가지는 서브 메모리 쎌 어레이만을 활성화시키기 위한 제어수단을 구비한다.

4. 발명의 중요한 용도

결함발생블럭을 구제하기 위한 불휘발성 반도체 메모리 장치에 적합하게 사용된다.

Description

불휘발성 반도체 메모리의 칩 구제장치

제1도는 64M 낸드형 플래쉬 메모리의 핀 배열도.

제2도는 64M 낸드형 플래쉬 메모리의 어드레스 제어 블럭도.

제3도는 낸드형 플래쉬 메모리의 어드레스 입력 타이밍도.

제4도는 본 발명에 따른 어드레스 제어회로의 구체 회로도.

본 발명은 반도체 메모리에 관한 것으로, 특히 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리에 관한 것이다.

일반적인 불휘발성 반도체 메모리인 낸드형 플래쉬 메모리의 핀-아웃 배선은 제1도와 같다. 편의상 설명은 64M 낸드형 플래쉬 메모리의 외부 핀 배선을 예를들어 설명한다. 여기서 입출력 핀중 I/00~I/07핀은 어드레스의 입력, 명령의 입력 그리고 데이타를 입출력 하는데 있어서 공통으로 사용되고 있다. 즉, 제어핀을 이용하여 상기 I/00~I/07핀을 어드레스 입력 핀으로, 또는 명령 입력 핀으로, 또는 데이타 입·출력 핀으로 사용하게 되어 있다. 또한 N.C.는 접속되지 않은 핀을 의미한다.

제2도는 어드레스 입력시의 제어핀과 I/0핀의 동작을 나타낸다.

먼저 칩이 선택되어 칩인에이블 신호가 로우인 상태에서, 어드레스 래치 인에이블신호 ALE(Address Latch Enable)를 하이로 두면 칩은 어드레스 입력 가능 상태로 된다. 그후로 라이트 인에이블신호(Write Enable)를 어드레스 입력 횟수만큼 도클시키면 어드레스는 복수개의 사이클로 복합되어 입력된다. 이때, 입력된 어드레스 데이타는 칩의 밀도에 따라 선택하여 사용하면 된다.

즉, 8개의 I/00~I/07핀을 통해 3회의 사이클로 입력된 어드레스 데이타의 수는 모두 24개가 되며, 이중 64M 낸드형 플래쉬 메모리에서 필요한 어드레스 23개(A0~A22, 하단의(표 1)를 참조)만을 유효한 데이타로 선택하여 사용한다.

현재 32M 낸드형 플래쉬 메모리는 상기 64M 낸드형 플래쉬 메모리의 칩외양과 동일하며, 어드레스 입력 방법도 같다. 즉 상기 어드레스 데이타중 22개(A0~A21, 하단의 (표 2)를 참조)만 유효한 데이타로 선택하여 사용한다.

그러므로 필요한 어드레스 데이타의 수는 주어진 칩의 밀도에 따라 정해지며, 만일 칩을 밀도를 더 높은 칩 어레이로 구성하려고 할 경우에는, 8개의 어드레스 입력 I/00~I/07핀의 수에는 변함이 없이 입력 사이클만 증가시켜서, 그에 따른 유효한 어드레스 데이타만 선택하면 되므로, 칩의 핀 배선에는 변함이 없이 밀도를 증가시킬 수 있다.

한편, 상기 낸드형 플래쉬 메모리는 제조시 결함이 있는 블럭이 있다면, 그 블럭을 구제하기 위한 방법으로, 칩 내부에 여분의 리던던시 메모리 블럭을 구비하여 결함이 발생된 블럭을 대체하고 있다. 특히 상기 낸드형 플래쉬 메모리의 용도는 컴퓨터 보조기억장치인 하드 디스크 대체용으로 사용되고 있으므로, 칩 전체가 전부 동작하는 양호한 다이(Die)뿐만 아니라 소정의 한도 내에서 메모리 쎌 어레이 내 결함이 발생하더라도 칩을 사용할 수가 있다. 현재 32M 낸드형 플래쉬 메모리는 스팩(spec)상 리페어(Repair)이후의 결함 블럭의 수를 10블럭이내로 규정하고 있다. 따라서 상기 스팩상의 결함 블럭의 수를 초과하는 경우에는 그 디바이스는 사용할 수 없게 되는 문제점이 있다.

따라서, 본 발명의 목적은 메모리 쎌 어레이내에 발생한 결함 블럭의 수가 규정된 결함 블럭의 수를 초과한 경우에도 구제가능한 불휘발성 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상은 메모리 쎌 어레이를 두개 이상으로 분리한 서브 메모리 쎌 어레이들을 외부 어드레스 신호들과 외부신호들에 응답하여 상기 서브 메모리 쎌 어레이들중 결함이 있는 블럭이 스팩상에 기재된 수보다 적은 블럭들을 가지는 서브 메모리 쎌 어레이만을 활성화시키기 위한 제어수단을 가짐을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제3도는 본 발명에 따른 낸드형 플래쉬 메모리의 개략적인 블럭도이다.

제2도를 참조하면, 낸드형 플래쉬 메모리는 상기 I/00~I/07핀으로부터 입력된 어드레스 데이타를 입력 사이클에 따라 각각의 레지스터로 분배하는 입출력버퍼(101)와, 상기 입출력버퍼(101)로 부터 분배된 어드레스 데이타를 일시 저장하는 어드레스 레지스터(102)와, 페이지단위의 제어를 하기 위한 X-어드레스 프리디코더(103)와, 블럭단위의 제어를 하기 위한 X-어드레스 프리디코더(104)와, 컬럼의 제어를 위한 Y-어드레스 프리디코더(105)와, 어드레스 제어회로(107)와, 로우디코더(108)와, 페이지버퍼(109)와, 메인 메모리 쎌 어레이(106)로 구성할 수 있다.

상기 메인 메모리 쎌 어레이(106)는 블럭1~블럭512까지의 블럭을 가지는 상부블록(106A)과 블럭513~블럭1024까지의 블럭을 하부블럭(106B)으로 나누어 제어한다.

본 발명의 실시예에 대한 동작은 다음 세가지 경우에 대하여 고려할 수 있다. 첫번째 낸드형 플래쉬 메모리를 64M로 구성하여 어드레스 데이타의 수를 A0~A22까지 사용한 경우이고, 둘째 어드레스 데이타 A22를 로우레벨로 고정시켜 제2도에서의 상기 하부블럭(106B)만을 선택하여 32M로 사용하는 경우이고, 셋째로 상기 어드레스 데이타 A22를 하이레벨로 고정시켜 상기 상부블럭(106A)만을 선택하여 32M로 사용하는 경우이다. 여기서 상기 상부블럭(106A)이나 하부블럭(106B)에 대한 선택은 칩의 결함상태에 따라 결정된다. 즉, 칩상에서 결함의 수가 하부 블럭(106B)에 많다면 상부블럭(106A)을 선택하고, 상부 블럭(106A)에 많다면 하부 블럭(106B)을 선택하면 된다.

먼저, 종래의 기술에 따라 낸드형 플래쉬 메모리를 64M로 구성하여 어드레스 데이타의 수를 A0~A22까지 사용한 경우는 상기 입출력버퍼(101)로 3회의 사이클을 가지고 입력된 어드레스 데이타를 A0~A22까지 선택하여 64M 비트 모든 번지를 지정하는 경우이다. 여기서 상기 어드레스 제어회로(107)로 입력된 A22는 어드레스 신호 AS(Address Singal)로 출력되는데, 이 어드레스신호 AS는 어드레스 데이타 A22와 동일하여 로우 어드레스로 디코딩된다. 그러므로 상기 메인 메모리 쎌 어레이(106)중 상·하부 블럭(106A,106B) 모두가 디코딩되어 선택된다.

둘째의 경우는 상기 입출력버퍼(101)로 3회의 사이클로 입력된 A0~A22까지의 어드레스 데이타 중 어드레스 데이타 A22를 로우레벨로 고정시켜, 상기 하부 블럭(106B)만을 선택하여 32M로 사용하는 경우이다. 이경우 상기 어드레스 제어회로(107)로 입력된 어드레스 데이타 A22는 어드레스 제어신호 ACS(Address Control Signal)에 응답하여 로우 레벨로 고정된 어드레스 신호 AS로 출력된다. 이 어드레스 신호 AS는 로우레벨 상태로 고정되어 있기 때문에, 상기 하부 블럭(106B)만이 디코딩되어 선택된다.

셋째로, 상기 어드레스 데이타 A22를 하이레벨로 고정시켜 상부블럭(106A)만을 선택하여 32M로 사용하는 경우인데 어드레스 제어회로로 입력된 상기 어드레스 데이타 A22는 어드레스 제어신호 ACS와 하이레벨 고정신호 FH(Fix High)에 응답하여 하이레벨로 고정된 어드레스 신호 AS로 출력된다. 이 어드레스 신호 AS는 하이레벨상태로 고정되어 있기 때문에, 상기 상부블럭(106A)만 디코딩되어 선택된다.

제4도는 본 발명의 실시예에 따른 어드레스 제어회로의 구체 회로도이다.

제4도를 참조하면, 상기 어드레스 제어회로(107)는 전술한 바와같이 어드레스 데이타 A22에 응답하여 상기 어드레스 신호 AS를 발생하는 기능을 가지고 상기 메인 메모리 쎌 어레이(106)의 블럭 어드레스를 디코딩하여 선택하도록 하는 역할과, 상기 어드레스 제어신호 ACS를 인가받아 입력된 어드레스 데이타 A22를 로우레벨로 고정시켜 상기 하부블럭(106B)만을 디코딩하여 선택하도록 하는 역할과, 상기 어드레스 제어신호 ACS와 하이레벨 고정신호 FH를 인가받아 입력된 어드레스 데이타 A22를 하이레벨로 고정시켜 상기 상부블럭(106A)만을 디코딩하여 선택하도록 하는 역할을 한다.

어드레스 제어회로의 구성은 먼저, 전원전압에 각기 접속된 전기적 폴리 퓨즈(이하 퓨즈라 명함)(301)과 (302)와, 상기 퓨즈들(301, 302)을 절단하여 접속 노드들 N1, N2을 각기 로우 레벨로 만들어 주는 어드레스 제어신호 ACS와 하이레벨 고정신호 FH와, 이 신호들을 인가받아 상기 퓨즈들(301, 302)을 절단해 주기 위해 상기 노드들 N1, N2과 접지전원사이에 채널이 직렬로 각기 접속된 엔채널 모오스 트랜지스터들(303, 304)과, 상기 퓨즈들(301, 302)을 절단후 칩이 비활성화된 상태에서 N1, N2 노드가 플로팅 상태로 되는 것을 막아주는 부분으로 인버어터들(305, 306)을 통해 인가되는 칩인에이블신호와 게이트가 접속된 엔채널 모오스 트랜지스터들(307, 308) 및 게이트가 접지전원에 접속된 공핍형 엔채널 모오스 트랜지스터들(309, 310)과, 상기 노드들 N1, N2 그리고 칩인에이블신호와 각기 연결되는 노아 게이트들(311, 312)과, 인버어터(313)을 통한 상기 노아게이트(311)의 출력신호와 접속되는 엔모오스 트랜지스터(315) 및 피모오스 트랜지스터(318)와, 상기 인버어터(313)와 인버어터(316)에 의해 지연된 상기 노아게이트(313)의 출력신호와 접속되는 피모오스 트랜지스터(316) 및 엔모오스 트랜지스터(317)와, 상기 트랜지스터들(315)~(318)을 통한 출력신호들을 지연한 뒤 상기 어드레스 신호 AS를 출력하기 위한 인버어터들(319, 320)을 가진다.

상기 엔모오스 트랜지스터(315)와 상기 피모오스 트랜지스터(316)로 구성된 제1전송게이트는 상기 어드레스 데이타 A22가 전송되는 경로를 패스 또는 차단하는 역할을 한다. 한편, 상기 엔모오스 트랜지스터(317)와 상기 피모오스 트랜지스터(318)로 구성된 제2전송게이트는 상기 노아게이트(312)의 출력신호가 전송되는 경로를 패스 또는 차단하는 역할을 한다.

한편, 후술될 동작의 이해를 돕기위하여, 노드의 번호를 지정할 것이다. 먼저, 상기 인버어터들(313)과 (314)사이의 접속노드는 노드 N3로 명하고, 상기 피모오스 트랜지스터(316)의 게이트와 엔모오스 트랜지스터(317)의 게이트가 접속된 노드를 노드 N4로 명하고, 상기 노아게이트(312)의 출력단자와 상기 제2전송게이트의 입력단자사이의 노드를 노드 N5라 명한다.

편의상 상기 전기적 폴리 퓨즈(301, 302)를 사용한 경우에 대하여 구성하였으나, 각각의 반도체 메모리 장치에서의 구성여건을 감안하여 또 다른 방법인 레이저 퓨즈를 사용한 회로를 사용할 수도 있다.

동작을 살펴보면, 먼저, 첫번째 경우인 종래의 기술에 따라 낸드형 플래쉬 메모리를 64M로 구성하여 어드레스 데이타의 수를 A0~A22까지 사용한 방법의 경우에는 상기 퓨즈(301)과 (302)가 절단되기 전의 상기 노드 N1과 N2는 모두 하이레벨인 상태로 있으므로, 칩을 선택하면 상기 칩인에이블 신호가 로우레벨 상태로 되기에 상기 노드 N3는 하이레벨로 되고, 접속노드 N4와 N5는 로우레벨로 된다. 따라서, 상기 제2전송게이트는 턴-오프 상태가 되고, 제1전송게이트는 턴-온 상태가 되어, 상기 어드레스 데이타 A22가 어드레스신호 AS로 발생된다. 이로써 상기 어드레스 데이타 A0~A22를 이용하여 64M 비트 모든 번지를 지정할 수 있게 된다.

둘째로 상기 입출력버퍼(101)로 3회의 사이클로 입력된 상기 어드레스 데이타 A0~A22중 어드레스 데이타 A22를 로우레벨로 고정시켜 하부블럭(106B)만을 선택하여 32M로 사용하는 경우에는, 먼저 상기 어드레스 제어신호 ACS를 입력하여 상기 엔채널 모오스 트랜지스터(303)으로 하여금 다량의 전류를 흐르게 하여 상기 노드 N1을 방전시키면, 상기 퓨즈(301)은 과부하로 인하여 절단되게 된다.

상기 퓨즈(301)이 절단된 후에는 노드 N1은 항상 로우 레벨 상태로 있게 되어, 첫번째의 경우와는 반대로 상기 제2전송게이트는 턴-온 상태가 되고 상기 제1전송게이트는 턴-오프 상태가 된다. 그러므로 어드레스 데이타 A22의 경로는 차단되고, 상기 퓨즈(302)는 절단된 상태가 아니어서, 상기 노드 N5의 상태가 어드레스 신호 AS로 전달되어 진다. 여기서 상기 퓨즈(302)는 절단된 상태가 아니어서 상기 노드 N5는 로우 레벨에 있으므로 상기 어드레스 신호 AS도 로우레벨 상태로 출력 되어진다. 상기 어드레스신호 AS는 상기 어드레스 데이타 A22와 같이 카운트-업 되지 않고 로우레벨 상태로 고정되어 있기 때문에 상기 하부블럭(106B)만 디코딩되어 선택된다.

셋째로 상기 어드레스 데이타 A22를 하이레벨로 고정시켜, 상부블럭(106A)만을 선택하여 32M로 사용하는 경우에는 둘째번의 경우에서 처럼 상기 어드레스 제어신호 ACS를 입력하여 상기 엔채널 모오스 트랜지스터(303)으로 하여금 다량의 전류를 흐르게 하여 상기 노드 N1을 방전시켜, 상기 퓨즈(301)를 절단한다. 이로써 상기 제2전송게이트는 턴-온 상태가 되고, 상기 제1전송게이트는 턴-오프 상태가 되도록 하여 상기 어드레스 데이타 A22의 경로는 차단하고 상기 노드 N5의 상태가 상기 어드레스신호 AS로 전달되도록 한다. 다음으로 상기 하이레벨 고정 신호 FH를 입력하여 엔채널 모오스 트랜지스터(304)으로 하여금 다량의 전류를 흐르게 하여 접속노드 N2을 방전시키면, 퓨즈(302)는 과부하로 인하여 절단되게 된다. 따라서, 상기 퓨즈(302)가 절단된 후에는 노드 N5가 항상 하이레벨 상태로 있게 되어 두번째의 경우와는 반대로 어드레스 신호 AS는 항상 하이레벨인 상태로 출력되므로 상기 상부블럭(106A)만 디코딩되어 선택된다. 하단의 (표 3)은 어드레스 제어회로의 동작에 따른 논리 상태표이다.

전술한 바와같이 본 발명은 메모리 쎌 어레이내에 발생한 결함 블럭의 수가 규정된 결함 블럭의 수를 초과한 경우에도 구제가능한 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

데이타를 저장 및 독출하기 위한 다수개의 메모리 쎌들로 구성된 메모리 쎌 블럭들과, 상기 메모리 블럭들을 가지는 메모리 쎌 어레이와, 상기 메모리 쎌 어레이를 외부 어드레스 신호에 응답하여 제어하기 위한 디코더들을 가지는 불휘발성 반도체 메모리 장치에 있어서; 상기 메모리 쎌 어레이를 두개 이상으로 분리한 서브 메모리 쎌 어레이들을 상기 어드레스 신호들과 외부신호들에 응답하여 상기 서브 메모리 쎌 어레이들중 결함이 있는 블럭이 스팩상에 기재된 수보다 적은 블럭들을 가지는 서브 메모리 쎌 어레이만을 활성화시키기 위한 제어수단을 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 제어수단은 상기 어드레스 신호를 제어하기 위한 상기 외부신호인 어드레스 제어신호와 칩 인에이블신호를 응답하여 하이레벨 또는 로우레벨의 전압값을 출력하는 제1제어부와, 상기 외부신호인 하이레벨로 고정된 하이레벨 고정신호와 칩인에이블신호에 응답하여 하이레벨 또는 로우레벨의 전압값을 출력하는 제2제어부와, 상기 어드레스 신호와 상기 제2제어부의 출력신호를 상기 제1제어부의 출력신호에 응답하여 패스 또는 차단하는 스위칭수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 제1제어부는 제1전압에 접속된 제1노드 퓨즈와, 상기 어드레스 제어신호를 인가받아 상기 퓨즈를 절단해 주기위해 상기 제1노드와 접지전원사이에 접속된 제1트랜지스터와, 상기 제1노드가 플로팅 상태로 되는 것을 막아주기 위해 상기 제1노드와 제2전압사이에 접속된 플로팅 방지회로와, 상기 제1노드와 칩인에이블신호를 조합하여 출력을 발생하는 게이트 소자로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
제3항에 있어서, 상기 플로팅 방지회로는 상기 제1노드에 드레인이 접속되어 게이트로 상기 칩인에이블신호의 반전된 신호를 인가받는 제1엔모오스 트랜지스터와, 상기 제1엔모오스 트랜지스터의 소오스와 접지전원사이에 채널이 직렬로 접속되고, 게이트는 접지전원에 접속된 공핍형 엔모오스 트랜지스터를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
제4항에 있어서, 상기 제1트랜지스터는 제2엔모오스 트랜지스터임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제5항에 있어서, 상기 게이트소자는 노아게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 퓨즈가 레이저를 이용한 퓨즈소자로 대치될 수 있음을 특징으로 하는 불휘발성 반도체 메모리 장치.
제6항에 있어서, 상기 제2제어부는 상기 제1제어부와 동일한 구성을 가지는데 상기 제2트랜지스터로 인가되는 신호가 상기 하이레벨 고정신호임을 특징으로 하는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 스위칭수단은 상기 제1제어부의 출력신호에 의해 제어되는 피모오스 트랜지스터와 엔모오스 트랜지스터로 이루어진 전송 게이트로 구성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.