KR0163876B1 - A semiconductor device and method for fabricating thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 title description 8
- 238000002955 isolation Methods 0.000 claims abstract description 49
- 230000015556 catabolic process Effects 0.000 claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000000926 separation method Methods 0.000 claims abstract description 3
- 239000012535 impurity Substances 0.000 claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 3
- 239000000463 material Substances 0.000 claims 2
- -1 boron ions Chemical class 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
Abstract
본 발명은 콜렉터-베이스간의 내압이 고전압인 고내압 바이폴라 트랜지스터에 관한 것으로 실리콘기판과, 소자분리막 형성시 분리특성을 안정화시키기 위하여 소정 두께로 에피성장된 제1에피층과, 상기 제1에피층의 성장과 동시에 상기 실리콘기판의 소자영역 상에 형성된 n형 매몰층과, 상기 제1에피층 상에 형성되어 고내압특성을 갖는 제2에피층과, 상기 제2에피층의 소자분리영역에 형성된 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 형성된 제2소자분리층과, 상기 제2에피층의 소자영역 상부에 형성된 베이스 및 에미터영역과, 콜렉터 접촉저항을 감소시키기 위하여 상기 제2에피층의 콜렉터영역에 형성되며 하부의 매몰층 상단과 접한 싱크영역과, 상기 싱크영역 상부에 형성된 저항성접촉영역 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 것을 특징으로 하며, 상기한 바의 본 발명 및 그 제조방법에 의하면, 소자간 분리막 형성을 위한 확산시간을 단축할 수 있고, 또, 소자간 분리영역의 폭을 소자의 내압특성에 따라 자유롭게 조절하여 소자의 집적도를 크게 높일 수가 있을 뿐아니라, 기생 PNP 트랜지스터 동작이 발생되지 않아 소자의 전기적인 특성을 크게 향상시키는 효과가 있다.The present invention relates to a high breakdown voltage bipolar transistor having a high breakdown voltage between a collector and a base, and includes a silicon substrate, a first epi layer epitaxially grown to a predetermined thickness in order to stabilize separation characteristics when forming a device isolation layer, and a first epitaxial layer. An n-type buried layer formed on the device region of the silicon substrate at the same time as the growth, a second epitaxial layer formed on the first epitaxial layer having high breakdown voltage characteristics, and a second formed on the device isolation region of the second epitaxial layer. A first device isolation film, a second device isolation layer formed on the first epitaxial layer in contact with a lower portion of the first device isolation film, a base and emitter area formed on the device region of the second epitaxial layer, and a collector contact resistance. A sink region formed in the collector region of the second epitaxial layer and in contact with an upper end of the lower buried layer, an ohmic contact region formed on the sink region, and the active regions so as to be reduced. And a metal electrode for electrically connecting the same, and according to the present invention and a method of manufacturing the same, the diffusion time for forming the isolation layer between the elements can be shortened, and the isolation region between the elements It is possible to freely adjust the width of the device according to the breakdown voltage characteristics of the device to greatly increase the degree of integration of the device, as well as the parasitic PNP transistor operation does not occur, thereby improving the electrical characteristics of the device.
Description
제1도는 종래의 고내압 바이폴라 트랜지스터의 단면구성을 나타낸 도면.1 is a cross-sectional view of a conventional high breakdown voltage bipolar transistor.
제2도는 본 발명에 따른 고내압 바이폴라 트랜지스터의 단면구성을 나타낸 도면.2 is a cross-sectional view of a high breakdown voltage bipolar transistor according to the present invention.
제3a도 내지 제30도는 본 발명에 따른 고내압 바이폴라 트랜지스터의 제조방법을 제조공정 순서에 따라 나타낸 도면이다.3A to 30 are views illustrating a method of manufacturing a high breakdown voltage bipolar transistor according to the present invention in order of a manufacturing process.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11,21,31 : 실리콘기판 12,22,33 : 매몰층11,21,31 silicon substrate 12,22,33 buried layer
14 : 에피층 23, 34 : 제1에피층14: epi layer 23, 34: first epi layer
24,35 : 제2에피층 39 : 질화막24,35: second epitaxial layer 39: nitride film
2a,2b,2c,2d : 금속전극 3c : 산화막2a, 2b, 2c, 2d: metal electrode 3c: oxide film
3e,3e' : 폴리실리콘 3d : 제2소자분리용 불순물3e, 3e ': polysilicon 3d: impurities for second element isolation
3d' : 제2소자분리층 38' : 콜렉터불순물3d ': second device isolation layer 38': collector impurity
38' : 싱크(콜렉터)영역 3j : 베이스영역38 ': Sink (collector) area 3j: base area
3m : 에미터영역 3n : 저항성접촉영역3m: emitter area 3n: ohmic contact area
3p,3q,3r,3s : 금속전극3p, 3q, 3r, 3s: metal electrode
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 콜렉터-베이스간의 내압이 고전압인 고내압 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a high breakdown voltage bipolar transistor having a high breakdown voltage between a collector and a base, and a manufacturing method thereof.
고내압 아날로그 바이폴라 소자는 베이스와 분리막 사이의 거리에 따라 반도체 장치의 크기 및 기생 PNP 트랜지스터의 동작에 영향을 미친다. 또한 고내압을 얻기 위해서는 상당히 두꺼운 에피텍셜층(이하, 에피층)이 필요하게 된다. 그러나, 종래의 고내압 바이폴라 트랜지스터의 구조를 나타내고 있는 제1도에서 보는 바와 같이 실리콘기판(11), 고농도의 매몰층(12), 에피층(14)으로 이루어진 반도체 기판에 베이스(16), 에미터(17) 및 콜렉터(18)가 형성되는 소자영역을 전기적으로 상호 분리시키기 위하여 에피층(14)에 소자분리막(15)을 형성시키게 되는데, 이때, 상기 소자분리막(15) 형성을 위한 소자분리용 고농도의 불순물을 이온주입한 후, 고온에서 에피층(14) 하부에 있는 실리콘기판(11)에 이르기까지 불순물을 열처리하여 확산시키게 되면, 이 과정에서 두꺼운 에피층(14)에 따른 불순물의 측면 확산메카니즘으로 인하여 상기 불순물이 측면으로 확산되어서 베이스(16)와 소자분리막(15) 사이의 거리가 축소되고, 이로 인해서 반도체 장치가 포화 모드(saturation mode)에서 동작하는 경우 소자영역내에 구조적으로 유발되는 기생 PNP 트랜지스터의 동작을 더욱 활성화시켜 반도체 장치의 오동작을 유발하고, 나아가 반도체 장치의 의 신뢰성을 크게 저하시키는 문제가 있다.High voltage resistance analog bipolar devices affect the size of semiconductor devices and the operation of parasitic PNP transistors depending on the distance between the base and the separator. In addition, to obtain a high breakdown voltage, a fairly thick epitaxial layer (hereinafter referred to as an epitaxial layer) is required. However, as shown in FIG. 1 showing the structure of a conventional high breakdown voltage bipolar transistor, a base 16 and an emi are formed on a semiconductor substrate including a silicon substrate 11, a high concentration buried layer 12, and an epitaxial layer 14. In order to electrically separate the device regions on which the rotor 17 and the collector 18 are formed, the device isolation film 15 is formed on the epitaxial layer 14. In this case, device isolation for forming the device isolation film 15 is performed. After ion implanting a high concentration of impurities, the impurities are heat-treated and diffused up to the silicon substrate 11 under the epi layer 14 at a high temperature. In this process, the side of the impurity along the thick epi layer 14 is diffused. Due to the diffusion mechanism, the impurities diffuse to the side to reduce the distance between the base 16 and the device isolation layer 15. As a result, when the semiconductor device operates in a saturation mode, Further enable the structural behavior of the parasitic PNP transistor is induced in the region by a problem of causing the malfunction of the semiconductor device, and further significantly decreases the reliability of the semiconductor device.
본 발명의 목적은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 측면 확산이 거의 없는 분리절연막 형성시 측면확산이 없고 기생 트랜지스터의 동작이 발생되지 않는 고내압 바이폴라 트랜지스터를 제공하는데 있다.An object of the present invention is to solve the above problems of the prior art, and to provide a high breakdown voltage bipolar transistor having no side diffusion and no operation of a parasitic transistor when forming an isolation insulating film having little side diffusion.
또, 본 발명의 다른 목적으로는 상기한 고내압 바이폴라 트랜지스터의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for producing the high withstand voltage bipolar transistor.
상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고내압 바이폴라 트랜지스터의 특징은, 실리콘기판과, 소자분리막 형성시 분리 특성을 안정화시키기 위하여 에피성장된 p형의 제1에피층과, 상기 제1에피층의 성장과 동시에 상기 실리콘기판의 소자영역상에 형성된 n형 매몰층과, 상기 제1에피층상에 형성되어 고내압특성을 갖는 제2에피층과, 소자분리를 위하여 상기 제2에피층의 분리영역에 형성되고 상기 제1에피층에 맞닿은 제1소자분리막과, 상기 제1소자분리막의 하부에 접하여 상기 제1에피층에 위치한 제2소자분리막과, 상기 제2에피층의 상부 소자영역에 형성된 베이스 및 에미터영역과, 상기 제2에피층의 콜렉터영역에 형성되고 하부의 매몰층 상단과 맞닿은 n형 싱크영역과, 상기 n형 싱크영역 상부에 형성된 저항성접촉영역, 및 상기 액티브영역들을 전기적으로 접속하기 위한 금속전극들을 구비하여 이루어진 점에 있다.A high breakdown voltage bipolar transistor according to a preferred embodiment of the present invention for achieving the above object is a silicon substrate, a p-type epitaxial epitaxially grown to stabilize the separation characteristics when forming a device isolation film, and An n-type buried layer formed on the device region of the silicon substrate at the same time as the growth of the first epitaxial layer, a second epitaxial layer formed on the first epitaxial layer having high breakdown voltage characteristics, and the second epitaxial layer for device isolation. A first device isolation layer formed in the isolation region of the layer and in contact with the first epitaxial layer, a second device isolation layer in contact with a lower portion of the first device isolation layer and positioned in the first epitaxial layer, and an upper element of the second epitaxial layer A base and emitter region formed in the region, an n-type sink region formed in the collector region of the second epitaxial layer and contacting an upper end of the buried layer below, an ohmic contact region formed on the n-type sink region, Is the point made by having a metal electrode for connecting the active region electrically.
또, 상기한 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고내압 바이폴라 트랜지스터 제조방법의 특징은, 실리콘기판상에 매몰층영역을 형성하는 공정과, 제1에피층을 형성하는 공정과, 제2에피층을 형성하는 공정과, 콜렉터 저항을 줄이기 위하여 콜렉터영역에 고농도의 콜렉터 싱크영역을 형성하는 공정과, 식각버퍼층을 형성하는 공정과, 제2에피층에 제1소자분리막 영역을 트랜치식각하는 공정과, 트랜치홀의 내벽에 산화막을 형성시키는 공정과, 트랜치홀 하부막에 제2소자분리막 형성용 불순물을 이온주입하는 공정과, 트랜치홀의 하부 산화막을 제거하고 상기 트랜치홀에 폴리실리콘을 침적시키는 공정과, 소자영역에 베이스영역을 형성하는 공정과, 베이스영역과 콜렉터 싱크영역에 에미터영역 및 콜렉터 저항성 접촉영역을 각각 형성하는 공정 및 액티브영역들을 전기적으로 접속시키기 위한 금속전극을 형성하는 공정을 구비하여 이루어진 점에 있다.In addition, the characteristics of the method for manufacturing a high breakdown voltage bipolar transistor according to a preferred embodiment of the present invention for achieving the above-described object, the process of forming a buried layer region on a silicon substrate, the process of forming a first epitaxial layer and Forming a second epitaxial layer, forming a high concentration collector sink region in the collector region to reduce collector resistance, forming an etch buffer layer, and trenching the first device isolation layer region in the second epitaxial layer. Etching, forming an oxide film on the inner wall of the trench, ion implanting an impurity for forming a second device isolation film into the trench hole underlying film, removing an oxide film below the trench hole, and depositing polysilicon in the trench hole Forming the base region in the element region, and the emitter region and the collector resistive contact region in the base region and the collector sink region. And forming a metal electrode for electrically connecting the active regions, respectively.
이하, 첨부도면을 참조하여 본 발명에 따른 반도체 장치 및 그 제조방법을 상세히 설명하기로 한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
제2도에 나타낸 바의 본 발명에 따른 고내압 바이폴라 트랜지스터의 단면 구조에서 보듯이, 본 발명의 고내압 바이폴라 트랜지스터는 실리콘기판(21)과, 소자분리막 형성시 분리막특성을 안정화시키기 위하여 소정 두께로 에피성장된 p형의 제1에피층(23)과, 상기 제1에피층(23)의 성장과 동시에 상기 실리콘기판의 소자영역상에 형성되는 n형 매몰층(22)과, 상기 제1에피층(23)상에 형성되어 고내압특성을 갖게 되는 제2에피층(24)과, 소자분리를 위하여 상기 제2에피층(24)의 분리영역에 위치하고 상기 제1에피층(23)에 맞닿게 형성된 제1소자분리막(25')과 상기 제1소자분리막(25')의 하부에 접하여 상기 제1에피층(23)에 위치한 제2소자분리막(25)과, 상기 제2에피층(24)의 상부 소자영역에 형성된 베이스영역(26) 및 에미터영역(27)과, 상기 제2에피층(24)의 콜렉터영역에 위치하고 하부의 매몰층(22) 상단과 맞닿게 형성된 n형 싱크영역(28)과, 상기 n형 싱크영역(28) 상부에 형성된 저항성접촉영역(29)과, 상기 액티브영역들을 전기적으로 접속하기 위한 각각의 금속전극들(2a, 2b, 2c, 2d)을 구비하여 이루어진다.As shown in the cross-sectional structure of the high breakdown voltage bipolar transistor according to the present invention as shown in FIG. 2, the high breakdown voltage bipolar transistor according to the present invention has a silicon substrate 21 and a predetermined thickness in order to stabilize the separator properties when forming an isolation layer. An epitaxially grown p-type first epitaxial layer 23, an n-type buried layer 22 formed on an element region of the silicon substrate simultaneously with the growth of the first epitaxial layer 23, and the first epitaxial layer The second epitaxial layer 24 formed on the layer 23 and having high breakdown voltage characteristics, and is located in an isolation region of the second epitaxial layer 24 for device isolation, and fits the first epitaxial layer 23. A second device isolation layer 25 positioned on the first epitaxial layer 23 in contact with a lower portion of the first device isolation layer 25 ′ and the first device isolation layer 25 ′ formed to contact the second device isolation layer 25 ′, and the second epitaxial layer 24. The base region 26 and the emitter region 27 formed in the upper element region of the < RTI ID = 0.0 >), < / RTI > And an n-type sink region 28 formed in contact with an upper end of the lower buried layer 22, an ohmic contact region 29 formed on the n-type sink region 28, and electrically connected to the active regions. Each of the metal electrodes 2a, 2b, 2c, and 2d is provided.
상기한 구성의 본 발명에 따른 고내압 NPN 바이폴라 트랜지스터의 제조방법을 제3a도 내지 제30도를 참조하여 제조공정순서에 따라 설명하면 다음과 같다.A method of manufacturing a high breakdown voltage NPN bipolar transistor according to the present invention having the above-described configuration will be described with reference to FIGS. 3A through 30 according to a manufacturing process sequence as follows.
먼저, 제3a도를 참조하여 보면, 비저항이 15∼20Ω-㎝이고, 결정방향이 100 또는 111인 P형 실리콘기판(31) 상부에 8000∼12000Å 정도의 두께로 제1산화막(32)을 성장시키고, n형 매몰영역상의 상기 제1산화막을 사진식각하여 제거한 후, 기판 전면에 1E15∼5E15 atoms/㎠정도의 도스와 50∼80KeV 정도의 에너지로서 n형 매몰영역내의 상기 실리콘기판(31)에 비소 또는 주석으로 된 불순물(33')을 이온주입(33) 시킨다.First, referring to FIG. 3A, the first oxide film 32 is grown to a thickness of about 8000 to 12000 GPa on the P-type silicon substrate 31 having a specific resistance of 15 to 20 GPa-cm and having a crystal direction of 100 or 111. The first oxide film on the n-type buried region was photo-etched and removed, and then the silicon substrate 31 in the n-type buried region was dosed with a dose of about 1E15 to 5E15 atoms / cm 2 and an energy of about 50 to 80 KeV on the entire surface of the substrate. An ion 33 is implanted with an arsenic or tin impurity 33 '.
이어서, 제3b도를 보면, 열처리공정을 통해서 상기 불순물(33')을 열확산하고 활성화하여 소정의 n형 매몰영역(도면에 표현되지 않음)을 형성한 다음, 붕소(boron)를 에피성장 소스(source)로 하여 비저항이 2∼4.5Ω-㎝ 두께를 3∼5㎛ 정도로 열성장하여 p형 에피층(34)을 형성시킨 후, 이어서, 상기 p형 에피층(34)상에 인(phosphorous)을 에피성장 소스로 하여 비저항을 3∼4Ω-㎝, 두께를 5∼8㎛ 정도로 열성장시켜 n형 에피층(35)을 적층형성시킨다. 이때, 상기 p형 에피층(34) 및 n형 에피층(35)을 열성장시키는 과정에서 상기 n형 매몰영역에 주입된 불순물이온(33')이 외방확산하여 도면에서와 같은 고농도n형 매몰층(33)이 형성된다.Subsequently, referring to FIG. 3B, the impurity 33 'is thermally diffused and activated through a heat treatment process to form a predetermined n-type buried region (not shown), and then boron is used as an epitaxial source ( as a source), the specific resistance is thermally grown at a thickness of 2 to 4.5 μm-cm to about 3 to 5 μm to form a p-type epi layer 34, and then phosphorus on the p-type epi layer 34. The n-type epitaxial layer 35 is laminated by thermally growing a specific resistance of 3 to 4 Ω-cm and a thickness of about 5 to 8 mu m as an epitaxial growth source. At this time, in the process of thermally growing the p-type epitaxial layer 34 and the n-type epitaxial layer 35, the impurity ions 33 'implanted into the n-type buried region are diffused outwardly so that the highly concentrated n-type buried as shown in the drawing. Layer 33 is formed.
그 다음, 제3c도를 참조하면, 상기 n형 에피층(35)상에 제2산화막(36)을 형성하고, 상기 제2산화막(36) 위에 감광막(37)을 도포한 다음, 콜렉터 저항성분을 줄이기 위한 싱크영역 위의 상기 감광막(37)을 패터닝한 후, 상기 감광막패턴을 이온주입마스크로 이용하여 기판 전면에 1E15∼5E15 atoms/㎠정도의 도스와 60∼120KeV 정도의 에너지로 인(38')을 이온주입(38)한다.Next, referring to FIG. 3c, a second oxide film 36 is formed on the n-type epitaxial layer 35, a photoresist film 37 is applied on the second oxide film 36, and then a collector resistive component is formed. After patterning the photoresist film 37 on the sink region to reduce the amount of phosphorus, the photoresist pattern was used as an ion implantation mask. Ion implantation (38).
계속해서, 제3d도를 보면, 상기 감광막(37)을 제거한 다음, 상기 결과물 위에 질화막(39)을 형성한 후, 열처리를 통하여 상기 싱크영역 형성용 불순물(38')을 활성화시켜 n+ 싱크영역(38)을 형성시킨다.3D, the photoresist film 37 is removed, a nitride film 39 is formed on the resultant, and then the impurities 38 'for forming the sink region are activated by heat treatment to thereby form an n + sink region ( 38).
그런 다음, 제3e도를 참조하여 보면, 상기 질화막(39)상에 제3산화막(3a)을 화학기상증착법으로 6000∼8000Å 정도의 두께로서 열성장시킨 다음, 상기 제3산화막(3a)위에 감광막(3b)을 다시 도포하고, 사진 식각공정에 의해 트랜치식각영역 위의 상기 감광막(3b)을 패터닝하여 제거한다.Then, referring to FIG. 3E, the third oxide film 3a is thermally grown on the nitride film 39 with a thickness of about 6000 to 8000 kPa by chemical vapor deposition, and then on the photoresist film 3a. (3b) is applied again, and the photosensitive film 3b on the trench etching region is patterned and removed by a photolithography process.
그후, 제3f도를 보면, 상기 감광막패턴을 식각마스크로 하여 상기 제3산화막(3a), 질화막(39) 및 얇은 제2산화막(36)을 순차로 건식식각하고, 계속해서 감광막을 제거한 후 상기 제2에피층(35)을 p형의 제1에피층(34)에 이르기까지 제1소자분리막 형성영역을 트랜치식각한다.3f, the third oxide film 3a, the nitride film 39 and the thin second oxide film 36 are sequentially dry-etched using the photoresist pattern as an etch mask, and the photoresist film is subsequently removed. The first device isolation layer forming region is trench-etched from the second epitaxial layer 35 to the p-type first epitaxial layer 34.
이어서, 제3g도를 참조하면, 상기 결과물 전면에 1500∼2000Å정도 두께의 제4산화막(전체를 도시하지 않았음)을 형성하여서 상기 제1소자분리막 형성을 위한 트랜치홀의 내벽에 제4산화막(3c)을 형성시키고, 1E13∼1E14 atoms/㎠ 정도의 도스와 50∼100KeV 정도의 에너지로 제2소자분리막 형성용 불순물 소스인 붕소(3d)를 이온 주입시킨 다음, 제4산화막을 RIE 방식에 의하여 상기 트랜치홀의 내측벽에 형성된 산화막(3c)을 제외한 트랜치홀 내측의 하부막을 포함하는 제4산화막을 제거한 후, 기판 전면에 제1소자분리막 형성을 위한 폴리실리콘층(3e)을 침적형성하여 상기 트랜치홀 내부에 폴리실리콘을 필링(filing)시킨다.Subsequently, referring to FIG. 3g, a fourth oxide film (not shown) is formed on the entire surface of the resultant to form a fourth oxide film 3c on the inner wall of the trench hole for forming the first device isolation layer. ) And implanted with boron (3d), an impurity source for forming the second device isolation layer, with a dose of about 1E13 to 1E14 atoms / cm 2 and an energy of about 50 to 100 KeV, and then the fourth oxide film was formed by RIE. After removing the fourth oxide layer including the lower layer inside the trench hole except for the oxide layer 3c formed on the inner wall of the trench hole, the polysilicon layer 3e is deposited on the entire surface of the substrate to form the first device isolation layer. Filling polysilicon inside.
그 다음, 제3h도에서 보는 바와 같이, 상기 제3산화막(3a) 상부에 침적형성된 폴리실리콘층(3e)을 폴리싱(polishing) 또는 에치백공정을 통해서 상부표면을 평탄화시키며, 이때, 상기 제3산화막(3a)의 상부 표면 일부가 제거될 수도 있다.Then, as shown in FIG. 3h, the upper surface is planarized by polishing or etching back the polysilicon layer 3e formed on the third oxide film 3a. A portion of the upper surface of the oxide film 3a may be removed.
계속해서, 제3i도를 참조하여 보면, 상기 잔류하는 제3산화막(3a)을 제거하고, 다시 얇은 제5산화막을 1000∼1500Å 정도의 두께로 열성장시키면, 상기 질화막(39) 상부를 제외한 상기 트랜치영역에 필링된 폴리실리콘 상부에만 상기 얇은 제5산화막(3f)이 형성된다.Subsequently, referring to FIG. 3i, if the remaining third oxide film 3a is removed and the thin fifth oxide film is thermally grown to a thickness of about 1000 to 1500 kPa, the above-mentioned nitride film 39 is removed. The thin fifth oxide film 3f is formed only on the polysilicon filled in the trench region.
이어서, 제3j도를 살펴보면, 상기 질화막(39)과 얇은 제2산화막(36)을 제거한 다음, 재차 제6산화막(3g)을 5000∼7500Å 정도의 두께로 열성장시킨 다음, 상기 산화막 상부에 감광막(3h)을 전면에 도포하고, 베이스영역 상부의 상기 감광막(3h)을 패터닝하여 제거한다. 여기서, 상기 트랜치식각되어 폴리실리콘(3e')이 채워진 제1소자막분리막(3c, 3e')의 토폴로지가 제2에피층(35)의 상부로 약간 돌출되어지게 되나, 본도에서는 상기한 바의 토폴로지를 도시하지 않았으며, 또 제1에피층(34)과 하부 실리콘기판(31)의 불순물형이 동일하므로 본도 이후에는 이를 구분하여 도시하지 않기로 한다. 또 제2소자분리막 형성용 불순물(3d)은 본 공정 이후의 열처리공정 단계(베이스영역 형성공정, 에미터영역 형성공정, 열산화막 형성공정 등)에서 차츰 열확산하여 제1에피층(34)에 제2소자분리막(3d')이 형성되어진다.Subsequently, referring to FIG. 3j, the nitride film 39 and the thin second oxide film 36 are removed, and then the sixth oxide film 3g is thermally grown to a thickness of about 5000 to 7500 Pa, and then the photoresist film is formed on the oxide film. (3h) is applied to the entire surface, and the photosensitive film 3h on the base region is patterned and removed. In this case, the trench-etched topologies of the first device isolation layers 3c and 3e 'filled with the polysilicon 3e' may slightly protrude to the upper portion of the second epitaxial layer 35, but as described above. Since the topologies are not shown, and the impurity types of the first epitaxial layer 34 and the lower silicon substrate 31 are the same, they will not be shown separately after the main figure. In addition, the impurity 3d for forming the second device isolation film is gradually diffused in the first epitaxial layer 34 by thermal diffusion in the heat treatment step (base area forming step, emitter area forming step, thermal oxide film forming step, etc.) after the present step. A two-element isolation film 3d 'is formed.
계속해서, 제3k도를 보면, 상기 감광막패턴을 식각마스크로 하여 베이스영역 상부의 상기 제6산화막(3g)을 제거하고, 얇은 제7산화막(3i)을 600∼850Å 정도의 두께로 성장시킨 다음, 1E14∼6E14 atoms/㎠ 정도의 도스와 40∼60KeV 정도의 에너지로써 베이스형성용 불순물인 붕소(3j')를 이온주입(3j)시킨다.Subsequently, in FIG. 3k, the sixth oxide film 3g on the base region is removed using the photoresist pattern as an etch mask, and the thin seventh oxide film 3i is grown to a thickness of about 600 to 850 Å. And ion implantation (3j) of boron (3j '), which is an impurity for base formation, with a dose of about 1E14 to 6E14 atoms / cm 2 and an energy of about 40 to 60 KeV.
그런 다음, 제3l도에서 보듯이, 열처리를 통한 확산을 통하여 상기 베이스 불순물을 활성화시켜 베이스영역(3j)을 형성시키며, 이때 싱크영역에 주입된 불순물도 함께 드라이브-인되어 콜렉터 싱크영역(38)이 형성되어진다. 이어서, 재차로 상기 결과물 상부에 감광막(3k)을 도포하고, 사진식각하여 에미터 형성영역과 콜렉터 저항성접촉영역이 형성될 부분의 상기 감광막을 패터닝한 다음, 상기 감광막패턴을 식각마스크로 하여 하부의 산화막(3i', 3g)을 식각하여 제거한다.Then, as shown in FIG. 3L, the base impurity is activated through diffusion through heat treatment to form the base region 3j, and the impurity injected into the sink region is also driven in together with the collector sink region 38. Is formed. Subsequently, the photoresist film 3k is applied to the upper part of the resultant again, and photo-etched to pattern the photoresist film in a portion where the emitter formation region and the collector resistive contact region are to be formed, and then the photoresist pattern is used as an etch mask. The oxide films 3i 'and 3g are etched away.
그후, 제3m도를 참조하여 보면, 상기 결과물 전면에 고농도의 인으로 된 불순물층(31)을 침적형성한다. 이어서, 제3n도를 참조하면 상기 에미터 형성영역과 콜렉터 저항성접촉영역에 고농도의 불순물영역(3m, 3n)을 형성시킨다(이때, 측방향 PNP 트랜지스터도 집적하는 경우에는 PNP 트랜지스터의 베이스가 함께 형성되어진다).Thereafter, referring to FIG. 3m, a high concentration of phosphorus impurity layer 31 is deposited on the entire surface of the resultant product. Subsequently, referring to FIG. 3n, a high concentration of impurity regions 3m and 3n are formed in the emitter formation region and the collector ohmic contact region. Is made).
상기 결과물상에 감광막(3o)을 도포하고, 상기 액티브영역들(베이스, 에미터 및 콜렉터영역 ; 3j, 3m, 38') 및 실리콘기판의 접지영역을 외부의 단자와 전기적으로 접속시키기 위한 금속전극 형성영역의 상기 감광막(3o)을 패터닝시킨다.A metal electrode for applying a photosensitive film 3o on the resultant and electrically connecting the active regions (base, emitter and collector regions; 3j, 3m, 38 ') and the ground region of the silicon substrate with external terminals. The photosensitive film 3o in the formation region is patterned.
마지막으로 제30도를 참조하면, 상기 감광막패턴을 식각마스크로 하여 상기 금속전극 형성영역의 하부 산화막을 제거한 다음, 도전층(도시되지 않음)을 침적형성하고 사진식각공정으로 상기 도전층을 패터닝하여 베이스전극(3r), 에미터전극(3q), 콜렉터전극(3s) 및 접지전극(3p)을 형성시키면, 제2도에서 보인 바와 같은 본 발명의 고내압 바이폴라 트랜지스터가 완성된다.Finally, referring to FIG. 30, the lower oxide layer of the metal electrode formation region is removed using the photoresist pattern as an etch mask, and then a conductive layer (not shown) is deposited and the conductive layer is patterned by a photolithography process. By forming the base electrode 3r, the emitter electrode 3q, the collector electrode 3s and the ground electrode 3p, the high withstand voltage bipolar transistor of the present invention as shown in FIG. 2 is completed.
상술한 바와 같은 본 발명에 따르면, 소자간 분리막 형성을 위한 확산시간이 종래에는 1200℃에서 200∼300분 정도 소요되었으나, 트랜치기술을 이용한 본 발명에서는 625℃ 정도에서 200분 정도의 시간이 소요되어 확산시간을 단축할 수 있고, 또 소자간 분리영역의 폭을 소자의 내압특성에 따라 자유롭게 조절하여 소자의 집적도를 크게 높일 수가 있을 뿐아니라(NPN 바이폴라 트랜지스터의 면적이 종래에는 5900/㎛2 정도이나, 본 발명에 의하면 1680㎛2 정도로 감소됨), 기생 PNP 트랜지스터 동작이 발생되지 않아 소자의 전기적인 특성을 크게 향상시키는 효과가 있다.According to the present invention as described above, the diffusion time for forming the separator between devices was conventionally 200 to 300 minutes at 1200 ℃, in the present invention using a trench technique takes about 200 minutes at 625 ℃ The diffusion time can be shortened, and the width of the isolation region between devices can be freely adjusted according to the breakdown voltage characteristics of the device, thereby greatly increasing the integration of the device (a conventional NPN bipolar transistor has an area of about 5900 / µm2. According to the present invention, the parasitic PNP transistor is not generated, which is reduced to about 1680 μm 2), thereby greatly improving the electrical characteristics of the device.
Claims (35)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (en) | 1994-12-22 | 1994-12-22 | A semiconductor device and method for fabricating thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (en) | 1994-12-22 | 1994-12-22 | A semiconductor device and method for fabricating thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026931A KR960026931A (en) | 1996-07-22 |
| KR0163876B1 true KR0163876B1 (en) | 1998-12-01 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035827A KR0163876B1 (en) | 1994-12-22 | 1994-12-22 | A semiconductor device and method for fabricating thereof |
Country Status (1)
| Country | Link |
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| KR (1) | KR0163876B1 (en) |
-
1994
- 1994-12-22 KR KR1019940035827A patent/KR0163876B1/en not_active IP Right Cessation
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| KR960026931A (en) | 1996-07-22 |
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