KR0163739B1 - Method for fabricating self-aligned bipolar transistor - Google Patents
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- 238000000034 method Methods 0.000 title description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 208000012868 Overgrowth Diseases 0.000 claims abstract description 8
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000005388 borosilicate glass Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 230000010365 information processing Effects 0.000 abstract description 4
- 238000004891 communication Methods 0.000 abstract description 3
- 239000013078 crystal Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-IGMARMGPSA-N silicon-28 atom Chemical compound [28Si] XUIMIQQOPSSXEZ-IGMARMGPSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
Abstract
본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자(bipolar) 트랜지스터에 관한 것으로서, 실리콘 에미터 전극을 선택적 단결정 과성정(epitaxial lateral overgrowth)하여 에미터와 베이스가 자기정렬되게 하고 금속성 박막을 이용하여 베이스 기생저항을 크게 감소시킨 쌍극자 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed bipolar transistor widely used in a next generation high speed information processing system such as a computer or a communication device, wherein the emitter and the base are magnetic by selectively epitaxial lateral overgrowth of a silicon emitter electrode. The present invention relates to a method of manufacturing a dipole transistor that is aligned and greatly reduces base parasitic resistance by using a metallic thin film.
본 발명은 비활성 베이스로 금속성 박막인 티타늄 실리사이드를 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬시킴으로서 재현성이 높고 소자의 크기를 줄여 직접도를 높일 수 있는 장점이 있다.The present invention has the advantage that the parasitic base resistance of the device is small because titanium silicide, which is a metallic thin film, is used as the inactive base, and the self-alignment of the emitter and the base increases the reproducibility and increases the directivity by reducing the size of the device.
Description
제1도는 종래의 기술에 의해 제작된 쌍극자 트랜지스터의 단면도.1 is a cross-sectional view of a dipole transistor manufactured by a conventional technique.
제2도는 종래의 다른 기술에 의해 제작된 쌍극자 트랜지스터의 단면도.2 is a cross-sectional view of a dipole transistor manufactured by another conventional technique.
제3도는 본 발명에 따른 쌍극자 트랜지스터의 구조를 나타낸 단면도.3 is a cross-sectional view showing the structure of a dipole transistor according to the present invention.
제4도는 본 발명에 의한 쌍극자 트랜지스터의 제조방법을 순차적으로 나타낸 공정 단면도.4 is a cross-sectional view sequentially showing a method of manufacturing a dipole transistor according to the present invention.
본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자(bipolar) 트랜지스터에 관한 것으로서, 실리콘 에미터 전극을 선택적 단결정 과성장(epitaxial lateral overgrowth)하여 에미터와 베이스가 자기정렬되게 하고 금속성 박막을 이용하여 베이스 기생저항(base parasitic resistance)을 크게 감소시킨 쌍극자 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed bipolar transistor widely used in a next generation high speed information processing system such as a computer or a communication device, wherein the emitter and the base are magnetic by selectively epitaxial lateral overgrowth of a silicon emitter electrode. The present invention relates to a method of fabricating a dipole transistor with alignment and greatly reducing base parasitic resistance.
제1도는 종래의 선택적 단결정 과성장에 의해 제조된 종래 자기정렬 쌍극자 트랜지스터의 구조를 나타낸 것이다.1 shows the structure of a conventional self-aligned dipole transistor fabricated by conventional selective single crystal overgrowth.
이런 구조의 트랜지스터를 얻기 위해서는, 먼저 실리콘 기판(1)에 약 1020atoIn order to obtain a transistor of this structure, the silicon substrate 1 is first about 10 20 ato.
ms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 서브(sub) 콜렉터(2)를 형성하고, 콜렉터(3)를 단결정 성장한 후, 소자격리를 위한 산화막(4)을 형성한 다음, 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 콜렉터 싱커(sinker)(5)를 형성시키고, 베이스 박막(6)을 형성한다.Sub-collector 2 is formed by ion implantation of a high concentration of n-type or p-type impurity of ms / cm 3 or more, the collector 3 is grown by single crystal, and then an oxide film 4 for device isolation is formed. And ion-implanted with a high concentration of n-type or p-type impurities of about 10 20 atoms / cm 3 or more to form a collector sinker 5 and a base thin film 6.
이어, 산화막(7)과 질화막(8)을 도포하고 식각한 다음, 선택적 단결정 과성장에 의해 실리콘(9)을 성장시킨 후, 저온 고압로에서 실리콘(9)을 산화시켜 산화막(10)을 성장시킴으로서 에미터와 베이스(6)가 자기 정렬(self aligned)되게 하고, 질화막(8)과 산화막(7)을 차례로 식각한 다음, 베이스(6) 상부에 불순물이 첨가된 다결정 실리콘(11)을 도포하고 식각하여 에미터를 형성한다.Subsequently, after the oxide film 7 and the nitride film 8 are applied and etched, the silicon 9 is grown by selective single crystal overgrowth, followed by oxidizing the silicon 9 at a low temperature and high pressure furnace to grow the oxide film 10. The emitter and base 6 are self aligned by etching, the nitride film 8 and the oxide film 7 are sequentially etched, and then the polycrystalline silicon 11 having impurities added is applied on the base 6. And etch to form an emitter.
다음, 절연막(12)을 도포하고 식각하여 금속접촉 부분을 정의한 후, 금속(13)을 증착하고 식각하여 소자를 완성한다.Next, after the insulating film 12 is applied and etched to define a metal contact portion, the metal 13 is deposited and etched to complete the device.
상술한 바와같은 제조방법에 의해 쌍극자 트랜지스터를 제조하는 경우, 비활성 베이스로 자체 저항이 큰 실리콘(9)을 사용하기 때문에 기생 베이스 저항(상기 실리콘(9)의 저항과 상기 실리콘(9) 및 금속(13)간의 접촉저항의 합)이 크므로 소자의 고주파 성능인 최대 진동 주파수(maximum oscillation frequency) 특성이 저하되며, 특히 이 구조에서는 실리콘 에미터를 형성하기 위해 이온주입 방법이 아닌 얇은 실리콘 박막을 성장할 경우, 베이스 박막(6)을 형성하고 난 후에 에미터 박막을 형성해야 하므로 산화막(7)에 의해 정의된 영역인만큼 큰 에미터-베이스 접합용량(junction capacitanIn the case of manufacturing the dipole transistor by the above-described manufacturing method, since the silicon 9 having a large self resistance is used as the inactive base, the parasitic base resistance (the resistance of the silicon 9 and the silicon 9 and the metal ( 13) the contact resistance between the two is large, the maximum oscillation frequency characteristics of the high frequency performance of the device is degraded, especially in this structure to grow a thin silicon film rather than ion implantation method to form a silicon emitter In this case, since the emitter thin film must be formed after the base thin film 6 is formed, the emitter-base junction capacitan is as large as the region defined by the oxide film 7.
ce)이 존재하게 되는 단점이 있다.ce) has the disadvantage of being present.
최근에 와서 소자의 구조가 최적화 그리고 소형화되면서 소자활성 영역상에 존재하는 베이스 저항보다도 베이스 전극 물질에서 야기되는 베이스 기생저항을 더욱 줄이기 위해 베이스 전극으로 다결정 실리콘 대신에 저항이 매우 낮은 금속성 박막, 예를 들면 티타늄 실리사이드(titanium silicide)박막을 사용하는 공정에 대해 연구가 활발하게 진행되고 있다.In recent years, as the structure of the device has been optimized and miniaturized, a metal thin film having a very low resistance instead of polycrystalline silicon as a base electrode is used to further reduce the base parasitic resistance caused by the base electrode material rather than the base resistance present in the device active region. For example, research is being actively conducted on a process using a titanium silicide thin film.
제2도는 베이스 전극으로 금속성 박막을 사용하여 제조된 종래 쌍극자 트랜지스터의 구조를 나타낸 것이다.2 shows the structure of a conventional dipole transistor fabricated using a metallic thin film as the base electrode.
먼저, 실리콘 기판(21)에 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 서브(sub) 콜렉터(22)를 형성하고, 콜렉터(23)를 단결정 성장한 후, 소자 격리를 위한 산화막(24)을 형성한 다음, 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 콜렉터 싱커(sinker)(25)를 형성시키고, 베이스 박막(26)을 형성한다.First, a sub-collector 22 is formed by ion implanting a high concentration of n-type or p-type impurity of about 10 20 atoms / cm 3 or more into the silicon substrate 21, and then the collector 23 is grown by single crystal. After the oxide film 24 for isolation is formed, a high concentration of n-type or p-type impurities of about 10 20 atoms / cm 3 or more are ion-implanted to form a collector sinker 25, and the base thin film 26 is formed. Form.
이어, 산화막(27)을 도포하고 에미터 영역을 정의한 후, 불순물이 첨가된 다결정 실리콘(28)을 도포하고 사진전사 공정과 식각공정으로 패터닝한 다음, 비활성 베이스 영역에 고농도의 불순물을 이온주입하고 산화막(29)을 도포 및 식각하여 측벽막을 형성하고, 비활성 베이스 영역과 에미터 전극인 다결정 실리콘막(28)위에 선택적으로 티타늄 실리사이드(titanium silicide)(30)를 형성한다.Subsequently, after the oxide film 27 is applied and the emitter region is defined, the polycrystalline silicon 28 to which the impurity is added is applied, patterned by photolithography and etching, and ion implanted with a high concentration of impurities in the inactive base region. The oxide film 29 is coated and etched to form a sidewall film, and a titanium silicide 30 is selectively formed on the inert base region and the polycrystalline silicon film 28 which is an emitter electrode.
다음, 절연막(31)을 도포하고 식각하여 금속접촉 부분을 정의한 후, 금속(32)을 증착하고 식각하여 소자를 완성한다.Next, after the insulating film 31 is applied and etched to define the metal contact portion, the metal 32 is deposited and etched to complete the device.
상술한 바와 같은 제조방법에 의해 쌍극자 트랜지스터를 제조하는 경우, 비활성 베이스로 금속성 박막인 티타늄 실리사이드(30)를 사용하기 때문에 기생저항은 감소하지만, 에미터 전극인 다결정 실리콘(28)을 사진전사 공정으로 정의하고 식각하여 비활성 베이스 영역이 형성되므로 마스크 오정렬에 의해 재현성이 나쁘고, 제1도의 경우와 마찬가지로 다결정 실리콘(28)과 측벽 산화막(29)에 의해 정의된 영역만큼 큰 에미터-베이스 접합용량(junction capacitance)이 존재하게 되는 단점이 있다.In the case of manufacturing the dipole transistor by the above-described manufacturing method, the parasitic resistance is reduced because the titanium silicide 30, which is a metallic thin film, is used as the inactive base, but the polycrystalline silicon 28, which is the emitter electrode, is subjected to the photo transfer process. Defined and etched to form inactive base regions, resulting in poor reproducibility due to mask misalignment, and the emitter-base junction capacitance as large as the regions defined by the polycrystalline silicon 28 and the sidewall oxide film 29 as in the case of FIG. capacitance) is present.
본 발명의 목적은 소자의 기생 베이스 저항이 작고 재현성이 높으며, 에미터와 베이스를 자기정렬 시킴으로서 소자의 크기를 줄여 직접도를 높일 수 있고, 에미터-베이스 접합용량이 작은 쌍극자 트랜지스터를 제조하는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is a method for manufacturing a dipole transistor having a small parasitic base resistance and high reproducibility, and reducing the size of the device by increasing the directivity by self-aligning the emitter and the base, and having a small emitter-base junction capacitance. To provide.
제3도는 본 발명에 따라 완성된 쌍극자 트랜지스터의 구조를 나타낸 것이다.3 shows the structure of a dipole transistor completed in accordance with the present invention.
먼저, 실리콘 기판(41)에 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 서브(sub) 콜렉터(42)를 형성하고, 콜렉터(43)를 단결정 성장한 후, 소자격리를 위한 산화막(44)을 형성한 다음, 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 콜렉터 싱커(sinker)(45)를 형성시키고, 베이스 박막(46)을 형성한다.First, a sub-collector 42 is formed by ion implanting a high concentration of n-type or p-type impurity of about 10 20 atoms / cm 3 or more into the silicon substrate 41, and then the collector 43 is grown by single crystal. After the oxide film 44 for isolation is formed, a high concentration of n-type or p-type impurities of about 10 20 atoms / cm 3 or more are ion-implanted to form a collector sinker 45, and the base thin film 46 is formed. Form.
이어, BSG(boro-silicate glass)막(47)을 도포하고 식각한 후, 산화막(48)을 도포하고 열처리하여 비활성 베이스 영역을 고농도의 붕소(boron)로 도핑함으로서 금속과의 오믹저항(ohmic resistance)을 작게 한 다음, 산화막(48)을 식각하여 측벽막을 형성함으로서 에미터 영역을 정의하여, 이때 측벽 산화막(48)은 상기 열처리시 소자활성 영역으로의 고농도 붕소 확산영역을 막아주어 에미터-베이스간의 누설전류(leakage current)를 방지하는 효과가 있다.Subsequently, the BSG (boro-silicate glass) film 47 is applied and etched, and then the oxide film 48 is applied and heat treated to dope the inactive base region with a high concentration of boron, thereby providing ohmic resistance with the metal. ), And then the oxide film 48 is etched to form a sidewall film, thereby defining an emitter region, wherein the sidewall oxide film 48 prevents a high concentration of boron diffusion into the device active region during the heat treatment to emitter-base There is an effect of preventing the leakage current (leakage current) in the liver.
다음, 에미터 영역에 불순물을 동시에 첨가하면서 실리콘(49)을 선택적 단결정 과성장하고, 상기 실리콘(49)을 마스크로하여 BSG막(47)을 식각하여 에미터 영역과 베이스 영역을 분리한다.Next, the silicon 49 is selectively overgrown while the impurities are simultaneously added to the emitter region, and the BSG film 47 is etched using the silicon 49 as a mask to separate the emitter region and the base region.
다음, 비활성 베이스 영역과 에미터 전극인 실리콘막(49)위에 선택적으로 티타늄 실리사이드(50)를 형성하고 절연막(51)을 도포하고 식각하여 금속접촉 부분을 정의한 후, 금속(52)을 증착하고 식각하여 소자를 완성한다.Next, a titanium silicide 50 is selectively formed on the silicon layer 49 which is an inactive base region and an emitter electrode, an insulating layer 51 is applied and etched to define a metal contact portion, and then metal 52 is deposited and etched. To complete the device.
따라서, 비활성 베이스로 금속성 박막인 티타늄 실리사이드(50)를 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬 시킴으로서 재현성이 높고 소자의 크기를 줄여 직접도를 높일 수 있는 장점이 있다.Therefore, since the metal silicide 50, which is a metallic thin film, is used as the inactive base, the parasitic base resistance of the device is small, and the self-alignment of the emitter and the base enables high reproducibility and the directivity of the device by reducing the size of the device. have.
한편, 본 발명에서는 실리콘 에미터를 형성하기 위해 얇은 실리콘 박막을 성장할 경우, 제1도와 제2도에서와는 달리 측벽 산화막(48)에 의해 정의된 에미터 영역에 선택적 단결정 과성장법에 의해 얇은 에미터 박막을 성장하고 동시에 에미터 전극(49)을 성장하므로, 상기 측벽 산화막(48)에 의해 정의된 에미터 영역에서만 에미터-베이스 접합 용량이 존재하게 되어 접합용량이 크게 감소하므로 소자의 고주파 응답특성이 우수한 장점이 있다.On the other hand, in the present invention, when a thin silicon thin film is grown to form a silicon emitter, unlike the first and second embodiments, the thin emitter thin film is formed by the selective single crystal overgrowth method in the emitter region defined by the sidewall oxide film 48. And the emitter electrode 49 are grown at the same time, the emitter-base junction capacitance is present only in the emitter region defined by the sidewall oxide film 48, and the junction capacitance is greatly reduced. There is an excellent advantage.
상기 제3도에 따른 한 실시예를 제4도(a)~(f)를 통하여 제조공정을 설명한다.An embodiment according to FIG. 3 will be described with reference to FIGS. 4 (a) to 4 (f).
먼저, (a)공정은 실리콘 기판(61)에 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 서브(sub) 콜렉터(62)를 형성하고, 콜렉터(63)를 단결정 성장한 후, 소자격리를 위한 산화막(64)을 형성한 다음, 약 1020atoms/cm3이상의 고농도의 n형 또는 p형 불순물을 이온주입하여 콜렉터 싱커(sinker)(65)를 형성시키고, 베이스 박막(66)을 형성한 다음, BSG(67)을 도포한 후의 단면도이다.First, in step (a), a high concentration of n-type or p-type impurities of about 10 20 atoms / cm 3 or more are ion-implanted into the silicon substrate 61 to form a sub collector 62, and the collector 63 is formed. After the single crystal is grown, an oxide film 64 for device isolation is formed, followed by ion implantation of a high concentration of n-type or p-type impurities of about 10 20 atoms / cm 3 or more to form a collector sinker 65, and a base After forming the thin film 66, it is sectional drawing after apply | coating BSG67.
(b)는 (a)공정 후에 BSG막(67)을 식각하고 감광막(68)으로 마스킹(masking)한 후 콜렉터 위의 베이스 박막을 식각하는 공정이다.(b) is a step of etching the BSG film 67 after the step (a), masking the photoresist film 68, and then etching the base thin film on the collector.
(c)는 (b)공정 후에 산화막(69)을 도포하고 열처리 하는 공정이다.(c) is a step of applying and heating the oxide film 69 after step (b).
(d)는 (c)공정 후에, 상기 산화막(69)을 식각하여 에미터 영역을 정의하기 위한 측벽 산화막(69a, 69b)을 형성한 후, 그 정의된 에미터 영역에 실리콘(70)을 선택적 단결정 과성장하는 공정이다.(d) after the step (c), the oxide film 69 is etched to form sidewall oxide films 69a and 69b for defining emitter regions, and then silicon 70 is selectively selected in the defined emitter regions. Single crystal overgrowth process.
(e)는 (d)공정 후에 선택적으로 티타늄 실리사이드(71)를 형성하는 공정이다.(e) is a step of selectively forming titanium silicide 71 after step (d).
(f)는 (e)공정 후에 절연막(72)을 도포하고 식각하여 금속접촉 부분을 정의한 후의 단면도이다.(f) is a cross-sectional view after the insulating film 72 is applied and etched after the step (e) to define the metal contact portion.
(g)는 (f)공정 후에 금속(73)을 증착하고 식각한다.(g) deposits and etches the metal 73 after step (f).
상기에서는 일실시예의 제조공정을 설명하였으나 본 발명의 사상에 벗어남이 없이 다르게 실시할 수도 있음은 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.In the above description of the manufacturing process of one embodiment, it will be apparent to those skilled in the art that the present invention may be implemented differently without departing from the spirit of the present invention.
이상 설명한 바와같이 본 발명에 의하면, 소자의 비활성 베이스로 금속성 박막인 티타늄 실리사이드를 사용하여 기생 베이스 저항이 작으며, 실리콘 에미터 전극을 선택적 단결정 과성장하여 에미터와 베이스가 자기정렬되게 함으로서 재현성이 높고 소자의 크기를 줄여 초고집적화가 가능한 초고속 쌍극자 소자를 제조하였다.As described above, according to the present invention, the parasitic base resistance is small by using titanium silicide, which is a metallic thin film, as the inactive base of the device, and the reproducibility is achieved by allowing the emitter and the base to self-align by selectively overgrowing the silicon emitter electrode. An ultra-fast dipole device is fabricated that is high and can be super-integrated by reducing the size of the device.
한편, 본 발명에서는 실리콘 에미터를 형성하기 위해 얇은 실리콘 박막을 성장할 경우, 제1도와 제2도에서와는 달리 측벽 산화막(48)에 의해 정의된 에미터 영역에 선택적 단결정 과성장법에 의해 얇은 에미터 박막을 성장하고 동시에 에미터 전극(49)을 성장하므로, 상기 측벽 산화막(48)에 의해 정의된 에미터 영역에서만 에미터-베이스 접합 용량이 존재하게 되어 접합용량이 크게 감소하므로 소자의 고주파 응답특성이 우수한 장점이 있다.On the other hand, in the present invention, when a thin silicon thin film is grown to form a silicon emitter, unlike the first and second embodiments, the thin emitter thin film is formed by the selective single crystal overgrowth method in the emitter region defined by the sidewall oxide film 48. And the emitter electrode 49 are grown at the same time, the emitter-base junction capacitance is present only in the emitter region defined by the sidewall oxide film 48, and the junction capacitance is greatly reduced. There is an excellent advantage.
또한, 이종접합 쌍극자 소자도 동시에 가능하게 되었으므로 실리콘 쌍극자 트랜지스터의 동작속도 한계를 뛰어넘어서 새로운 초고속 소자의 영역을 개발하였다.In addition, heterojunction dipole devices have been enabled at the same time, so that new ultrafast devices have been developed beyond the operating speed limit of silicon dipole transistors.
이결과 고속정보 처리 및 저전력을 요하는 고속 컴퓨터, 통신기기등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.As a result, the limits of silicon dipole transistors have been greatly expanded in information processing systems such as high-speed computers and communication devices that require high-speed information processing and low power, thereby extending the application range of silicon dipole transistors to the area of compound high-speed devices.
물론 화합물 고속소자의 전범위를 다 포함하는 것은 아니지만 값싸고 안전하며 직접화가 용이한 실리콘 고속 쌍극자 트랜지스터가 앞으로 어느정도 화합물 고속소자를 대체하게 될 것이다.Of course, not all the range of compound high-speed devices, but cheap, safe and easy to direct silicon high-speed dipole transistor will replace the compound high-speed device to some extent in the future.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031325A KR0163739B1 (en) | 1994-11-26 | 1994-11-26 | Method for fabricating self-aligned bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031325A KR0163739B1 (en) | 1994-11-26 | 1994-11-26 | Method for fabricating self-aligned bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019764A KR960019764A (en) | 1996-06-17 |
| KR0163739B1 true KR0163739B1 (en) | 1998-12-01 |
Family
ID=19399104
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940031325A KR0163739B1 (en) | 1994-11-26 | 1994-11-26 | Method for fabricating self-aligned bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0163739B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486265B1 (en) | 2002-09-19 | 2005-05-03 | 삼성전자주식회사 | Bipolar transistor and method of manufacturing the same |
-
1994
- 1994-11-26 KR KR1019940031325A patent/KR0163739B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960019764A (en) | 1996-06-17 |
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