KR0154853B1 - 모델 추종형 정류 회로와 그 제어 방법 - Google Patents

모델 추종형 정류 회로와 그 제어 방법 Download PDF

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Abstract

본 발명은 모델 추종형 정류 회로에 관한 것으로, 스핀들 모터를 구동하기 위한 정류 회로를 제어하는데 있어서, 두개의 업-카운터를 사용하여 하나의 카운터가 모델 레퍼런스가 되고 다른 하나의 카운터가 모델을 추종하도록 설계됨으로써, 온-라인과 실시간의 최적의 정류 지연 시간을 발생시키고, 디지탈 각 지연 회로와 결합되어 있는 두개의 카운터를 통해서 위상 정류 후에 잡음 신호 때문에 잘못 인식되는 오류의 제로-크로스 포인트를 마스킹하며, 모터 구동 출력단의 턴-오프시간을 제어함으로써 소프트 스위칭이 가능하도록 하였고, 또한 저항, 캐패시터에 의해 시상수가 고정된 지연 회로와 같은 외부 구성 소자의 사용을 피하여 개별적인 모터 응용 회로에 따라서 가능한 최적의 토크와 노이즈 감소를 가능하게 할 수 있도록 지연 각을 선택할 수 있는 자유로움과 유연성을 사용자에게 제공하도록 설계된 모델 추종형 정류 회로에 관한 것이다.

Description

모델 추종형 정류 회로와 그 제어 방법
제1도의 (a), (b)는 센터 레퍼런스 축과 시작점, 확장점이 대칭적일 경우와 비대칭적일 경우를 나타낸 예시도이고,
제2도는 본 발명의 실시예에 따른 8비트 업-카운터를 사용하여 구현한 모델 추종형 정류 회로를 적용한 블럭도이고,
제3도는 본 발명의 실시예에 따른 모델 추종형 디지탈 각 지연 회로를 적용한 블럭도이고,
제4도는 본 발명의 실시예에 따른 제1센터 포인트 검출기(제1카운터가 모델 레퍼런스인 경우)를 나타낸 회로도이고,
제5도는 본 발명의 실시예에 따른 제2센터 포인트 검출기(제2카운터가 모델 레퍼런스인 경우)를 나타낸 회로도이고,
제6도는 본 발명의 실시예에 따른 정류 타이밍 발생기를 나타낸 회로도이고,
제7도의 (a)∼(d)는 제3도에 도시된 모델 추종형 디지탈 각 지연 회로의 타이밍도이고,
제8도는 본 발명의 실시예에 따른 제1오버플로 보호 회로를 나타낸 회로도이고,
제9도는 본 발명의 실시예에 따른 제2오버플로 보호 회로를 나타낸 회로도이고,
제10도는 본 발명의 실시예에 따른 제1카운터 클럭 제어기를 나타낸 회로도이고,
제11도는 본 발명의 실시예에 따른 제2카운터 클럭 제어기를 나타낸 회로도이고,
제12도는 본 발명의 실시예에 따른 카운터 클럭 변조기를 나타낸 회로도이고,
제13도는 본 발명의 실시예에 따른 정류 신호 발생기를 나타낸 회로도이고,
제14도는 제13도에 도시된 정류 신호 발생기의 출력 파형도이고,
제15도는 본 발명의 실시예에 따른 모델 추종형 디지탈 마스킹 회로를 적용한 블럭도이고,
제16도는 본 발명의 실시예에 따른 제2카운터가 제1카운터를 추종하는 경우의 센터 포인트 검출기와 디지탈 마스킹 타임 발생기를 나타낸 회로도이고,
제17도는 본 발명의 실시예에 따른 제1카운터가 제2카운터를 추종하는 경우의 센터 포인트 검출기와 디지탈 마스킹 타임 발생기를 나타낸 회로도이고,
제18도는 본 발명의 실시예에 따른 디지탈 마스킹 실행 회로를 나타낸 회로도이고,
제19도는 디 래치 회로의 입, 출력 관계를 나타낸 진리표이고,
제20도는 제18도에 도시된 디지탈 마스킹 실행 회로의 타이밍도이고,
제21도는 본 발명의 실시예에 따른 모델 추종형 디지탈 소프트 스위칭 회로를 나타낸 회로도이고,
제22도는 본 발명의 실시예에 따른 제2카운터가 제1카운터를 추종하는 경우의 센터 포인트 검출기, 디지탈 마스킹 타임 발생기 및 디지탈 소프트 스위칭 회로를 나타낸 상세 회로도이고,
제23도는 본 발명의 실시예에 따른 제1카운터가 제2카운터를 추종하는 경우의 센터 포인트 검출기, 디지탈 마스킹 타임 발생기 및 디지탈 소프트 스위칭 회로를 나타낸 상세 회로도이고,
제24도는 제2도에 도시된 모델 추종형 정류 회로를 제어하기 위한 제어 방법을 나타낸 제어 흐름도이다.
본 발명은 모델 추종형 정류 회로와 그 제어 방법에 관한 것으로서, 더 상세히 말하자면, 스핀들 모터를 구동하기 위한 정류 회로를 제어하는데 있어서, 두개의 업-카운터를 사용하여 하나의 카운터가 모델 레퍼런스가 되고 다른 하나의 모델을 추종하도록 설계됨으로써, 모터의 제로-크로스 포인트를 검지한 후 일정한 전기각만큼을 지연시켜 센터 포인트를 검출하여 정류를 하고, 위상 정류 후에 잡음 신호 때문에 잘못 인식되는 오류의 제로-크로스 포인트를 마스킹하며, 모터 구동 출력단의 턴-온/오프시간을 제어함으로써 소프트 스위칭이 가능하도록 한 모델 추종형 정류 회로와 그 제어 방법에 관한 것이다.
종래의 센서없는 브러시리스 디씨 모터 구동 집적 회로 시스템에서, 실질적인 역기전력의 제로-크로스 포인트는 정류 인터벌(interval)의 50%되는 곳 즉, 정류하기 위한 최적의 스위칭 포인트로부터 30도의 전기각만큼 떨어져 있는 곳에 위치하고 있다.
따라서, 모터의 효과적인 구동을 위해서 언급한 정류하기 위한 최적의 스위칭 포인트를 찾기 위한 진보된 방법이 필요하게 되었다.
또, 다위상 디씨 모터는 보통 모터의 전기적 상수인 L/R로서 표현될 수 있는 유도 부하 특성을 가지고 있고, 일반적으로 상기한 모터의 시상수는 전계 효과 트랜지스터(FET)의 온/오프 시간과 같은 전자 장치 스위칭 시간보다 더 길기 때문에, 이러한 시간 차이는 소위 스파이크(spike)라고 불리는 스위칭 노이즈를 유발할 수 있고, 심지어 전원 공급 장치쪽으로의 전류의 재순환 현상을 유발할 수 있는 문제점이 있게 된다. 더 나아가서, 상기한 스파이크는 회로내의 비교기에 영향을 미쳐 잘못된 제로-크로스 정보를 얻도록 할 수도 있다.
그러므로, 이러한 불안정하게 하는 요소를 제거하기 위해서 '마스킹(masking)'이라는 작업이 중요한 요소로 필요하게 되었다.
상기한 마스킹 작업에 더하여, 상기한 불안정한 요소를 제거하기 위해서 트랜지스터의 턴-오프 시간을 제어해야 하는데, 턴-오프 시간을 제어한다는 것은 제1도의 (a)에 도시된 바와 같이, 센터 레퍼런스 축(center reference axial)으로 고려될 수 있는 센터 포인트 전(왼쪽)의 어느 시점(시작점)에서부터 정류를 시작해서 센터 포인트 후(오른쪽)의 어느 시점(확장점)까지 계속적으로 정류를 수행하는 것을 의미하며, 이러한 작업을 통하여 소프트 스위칭이 가능해지게 된다. 따라서, 정류하기 위한 최적의 스위칭 포인트를 찾고, 위상 정류 후에 잡음 신호 때문에 잘못 인식되는 오유의 제로-크로스 포인트를 마스킹하기 위해, 이와 관련된 기술이 현재 등록되어 있는 여러 특허를 통하여 제시된 바 있다.
예를들어, 최적의 스위칭 포인트를 찾고 마스킹을 하기 위해서, 세개의 카운터를 사용하는 기술이, 미합중국 특허번호 제 5,221,881 호(등록일자: 서기 1993년 6월 22일)의 다위상 디씨 모터를 운전하기 위한 장치 및 방법과, 미합중국 특허번호 제 5,317,243 호(등록일자: 서기 1994년 5월 31일)의 다위상 디씨 모터에서 회전하는 회전자의 속도 분포를 검출하기 위한 장치 및 방법에서 제시된 바 있다.
상기한 기술에서 사용되는 세개의카운터 중 하나는 제로-크로스 포인트를 카운터하는 업-카운터이고, 다른 두개는 다운-카운터로서 첫번째 다운-카운터는 정류 지연 신호를 발생시키기 위해 0까지 다운 카운트를 하며, 두번째 다운 카운터는 마스킹 타임을 발생시키기 위해 상기 첫번째 다운 카운터가 카운팅을 완료한 후에 다운 카운팅을 시작한다.
상기 업-카운터에 의해 제로-크로스 포인트가 검출되었을 때, 업-카운터의 카운팅 결과는 상기 두개의 다운 카운터로 로드되며, 업-카운터는 새로운 정류 지점을 구할 때까지 작업을 하지 않고 쉬게 된다.
그러나, 여기서 사용되는 디지탈 카운터가 상기의 목적을 실현시키기 위한 진보된 방법임에도 불구하고, 네가지 정도의 문제점이 존재한다.
첫번째 문제점은, 상기 업-카운터는 카운팅 결과를 다운-카운터에 로드해야 하는데, 이처럼 카운팅 결과를 로딩하는 일은 처리 과정을 필요로 하며, 이러한 로딩 과정에서 로딩 에러가 일어날 가능성이 있다는 것이다.
두번째는, 상기 업-카운터는 동시에 카운팅의 스탑, 로드, 리세트 그리고 리스타트(stop, load, reset, restart) 동작을 필요로 한다는 것이다. 상기 동작이 어떻게 행해지는지 관계없이 상기 동작을 위해서는 동작 시간이 필요하다. 따라서, 스탑, 로드, 리세트 그리고 리스타트(stop, load reset, restart) 동작이 수행되는 동안은 오프-라인 상태이며, 실시간 신호 처리가 되지 못한다. 그러므로 상기한 이유로 디스크의 트랙을 놓침으로써 정확도가 제한받게 된다.
세번째는, 카운터의 스탑, 로드, 리세트, 리스타트 동작을 수행하기 위해서, 연속적으로 서로 다른 네개의 통신 제어 신호를 필요로 하게 되는데, 그러한 신호는 동시에 발생될 수 없다는 것이다. 다시 말하면, 한번에 하나의 신호만이 발생될 수 있다. 만약, 상기 제어 신호의 펄스폭이 0.01㎲라고 가정하면, 스탑 카운팅에서 리스타트 카운팅까지 대략 0.04㎲를 필요로 하게 될 것이다. 바로 이 0.04㎲의 시간이 낭비되는 것이며, 이 시간동안 오프-라인 상태이고 트랙을 잃어버리게 될 것이다. 더 나아가서, 그것은 카운터가 스핀들 모터의 회전 속도를 가리키는 제로-크로스 신호를 카운팅하는 동안에, 0.04㎲시간 동안 잘못된 통신을 유발하게 될 것이다.
네번째로, 모터의 가속비를 검출하기 위해서 SGS-톰슨은 부가적으로 (N+1)비트 카운터를 사용하게 되는데, 이러한 구상에서 제안하는 것은 검출된 모터 가속비에 의존하는 카운터들을 마스크하고 카운터의 속도를 지연시키기 위해서 클럭 주파수를 조정하는 것이다. 그러나, 사실상 이러한 기능은 하드디스크 구동 회로에서 거의 사용되지 않는다. 왜냐하면, 하드디스크 구동 회로의 안정된 상태에서 모터 속도는 매우 안정되게 록-업(lock-up)되기 때문이고, 회전자(rotor) 속도의 일탈은 거의 무시될 수 있는 0.05%미만이기 때문이다.
따라서, 상기의 목적을 달성하기 위한 비슷한 방법으로서, 적어도 하나의 저항-커패시터를 포함하는 지연 회로를 사용하는 기술이 미합중국 특허번호 제 5,233,275 호(등록일자: 서기 1993년 8월 3일)의 아날로그 타이밍 기술을 사용한 단순화된 센서없는 디씨 모터의 정류 제어 회로에서 제시된 바 있다.
그러나, 상기한 기술에서 일단 저항-커패시터 시상수가 정해지면, 모터가 운전되는 동안에는 이러한 시상수를 바꿀 방법이 없다는 것을 이미 알고 있다.
높고 낮은 모터의 회전 주파수 때문에, 이렇게 고정된 시상수는 활발한 모터 운전을 위한 정류에 일치시킬만큼 충분한 여유가 있지도 않고 지능이 있지도 않다. 다시 말하면, 사용자는 언제나 사용되는 모터의 타입에서 따라서 최적의 시상수를 찾아 결정해야 하는 어려움이 있게 된다.
그것은 사용자가 단일화되지 않은 모터 파라메터들 가운데에서 저항과 커패시터의 값을 결정해야 하는 어려움이 있음을 의미하기도 한다.
따라서, 상기와 같은 어려움을 해결하기 위해 모터의 위치와 구동 회로 사이에 피드백 회로를 수반하여 정류 지연을 조절하기 위한 회로를 사용하는 기술이 미합중국 특허번호 제 5,285,135 호(등록일자: 서기 1994년 2월 8일)의 향상된 효율을 위한 브러시리스 디씨 모터 정류 지연의 자동 조절에서 제시된 바 있다.
상기한 정류 지연을 조절하기 위한 회로는, 지연 시간을 조절하기 위한 수정 신호를 만들기 위해서 전송 기능을 수행한다. 그러나 확실한 것은, 상기한 회로에서 위치 센서가 없이 모터의 위치를 검출한다는 것은 쉬운 작업이 아니라는 것이다. 또, 위치 센서나 다른 하드웨어 회로가 사용되면, 결과적으로 모터 구동 집적 회로 내부 또는 외부적으로 전자적인 구성에 의한 좀 더 복잡한 구동 회로를 만들어야 하는 불편함이 있게 되는 것이다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점과 불편함을 해결하기 위한 것으로서, 스핀들 모터를 구동하기 위한 정류 회로를 제어하는데 있어서, 온-라인과 실시간의 최적의 정류 지연 시간을 발생시키고, 디지탈 각 지연 회로와 결합되어 있는 두개의 카운터를 통해서 위상 정류 후에 잡음 신호 때문에 잘못 인식되는 오류의 제로-크로스 포인트를 마스킹하며, 모터 구동 출력단의 턴-온/오프시간을 제어함으로써 소프트 스위칭이 가능하도록 한 모델 추종형 정류 회로와 그 제어 방법을 제공하는 데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은, 모터 회전시 발생하는 역기전력의 정류 인터벌을 카운팅하는 N-비트의 제1, 제2카운터와; 상기 제1, 제2카운터의 카운팅 결과를 사용하여, 제로-크로스 포인트의 검출후에 디지탈 각을 지연시켜 최적의 스위칭 포인트(센터 포인트)를 검출하는 모델 추종형 디지탈 각 지연 회로와; 상기 제1, 제2카운터의 카운팅 결과를 사용해서 위상 정류 후에 잘못 인식된 제로-크로스를 마스킹하는 모델 추종형 디지탈 마스킹 회로와; 모터의 구동 출력단에 있는 스위칭 소자의 턴-온/오프 시간을 제어함으로써 즉, 센터 레퍼런스 축으로 생각될 수 있는 센터 포인트 전의 특정 시작점에서부터 센터 포인트 후의 확장점까지 연속적인 소프트 스위칭 작업을 통해서 전류의 변화비를 줄이고, 스파이크등으로 인해 유발되는 파워 라인으로의 재순환 전류를 막으며, 스너버 회로의 사용을 감소시키는 모델 추종형 소프트 스위칭 회로와; 6-비트 시프트 레지스터로 구성되어 있어, 모터의 구동 출력단에 공급할 여섯가지 상태의 정류 순차 신호를 발생시키는 모델 추종형 정류 신호 발생기와; 증폭된 역기전력을 각각 비반전 입력으로 받고, 공통 전압(Common)을 각각 반전 입력으로 받아, 역기전력의 전압 레벨을 12V에서 5V의 논리 레벨로 바꾸어 출력하는 비교기와; 상기 모델 추종형 정류 신호 발생기로부터 출력되는 정류 신호를 입력으로 받아, 입력된 신호의 위상을 선택하여 상기 모델 추종형 디지탈 마스킹 회로로 출력하는 위상 선택기와; 상기 제1, 제2카운터가 상기 모델 추종형 디지탈 마스킹 회로로부터 입력받은 제로-크로스의 상승연과 하강연에서 각각 번갈아가며 동작할 수 있도록 카운터 클럭 신호를 제어하는 제1, 제2카운터 클럭 제어기와; 모터 기동시 낮은 회전수로 인해, 정류 인터벌을 길게 함으로써 유발될 수 있는 카운터 오버플로(포화) 현상으로부터 보호하기 위한 제1, 제2오버플로 보호 회로와; 상기 제1 또는 제2카운터에 오버플로 발생시 m-비트 시프트 카운터를 통해서 카운터 클릭을 1/2, 1/4, ... , 1/2m배로 분주함으로써, 변조시켜 출력하는 카운터 클럭 변조기로 이루어져 있다.
상기한 모델 추종형 디지탈 각 지연 회로의 구성은, 상기 제1, 제2카운터의 카운팅 결과를 통해서 센터 포인트를 검출해내는 제1, 제2센터 포인트 검출기와; 상기 센터 포인트 검출기로부터 출력되는 신호를 입력으로 받아, 다음의 정류 포인트를 지정하기 위한 타이밍 신호를 발생시켜 상기 모델 추종형 정류 신호 발생기로 출력하는 정류 타이밍 발생기로 이루어져 있다.
상기한 제1센터 포인트 검출기의 구성은, 상기 제1카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 A1과 B0, A2과 B1, . . . A(N-1)과 B(N-2)를 각각 입력으로 받아, 제2카운터가 제1카운터 카운팅 결과의 절반(센터 포인트)을 카운팅했을 때 신호를 출력하는 하프(half) 카운팅 검출 수단과; 상기 각 하프 카운팅 검출 수단의 출력과 인에이블 신호를 입력으로 받아, 제로-크로스 포인트로부터 검출된 센터 포인트까지 전기각을 지연시키기 위한 제1지연 신호를 발생시켜 출력하는 지연 신호 발생 수단으로 이루어져 있다.
상기한 제2센터 포인트 검출기의 구성은, 상기한 제2카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 B1과 A0, B2과 A1, . . . B(N-1)과 A(N-2)를 각각 두 입력으로 받아, 제1카운터가 제2카운터 카운팅 결과의 절반을 카운팅했을 때 신호를 출력하는 하프 카운팅 검출 수단과; 상기 각 하프 카운팅 검출수단의 출력과 인에이블 신호를 입력으로 받아, 제로-크로스 포인트로부터 검출된 센터 포인트까지 전기각을 지연시키기 위한 제2지연 신호를 발생시켜 출력하는 지연 신호 발생 수단으로 이루어져 있다.
상기한 제1오버플로 보호 회로의 구성은, 상기한 제1카운터 비트 A(N-1)∼A1을 각각 하나의 입력으로 받고, 논리 '1'을 다른 하나의 공통 입력으로 받아, 제1카운터의 오버플로 발생 여부를 검출하는 오버플로 발생 검출 수단과; 상기 각 오버플로 발생 검출 수단의 출력을 입력으로 받아, 제1오버플로 보호 신호를 발생시켜 출력하는 오버플로 보호 신호 발생 수단과; 상기 오버플로 보호 신호 발생 수단 출력의 반전된 신호를 발생시켜 출력하는 인버터로 이루어져 있다.
상기한 제2오버플로 보호 회로의 구성은, 상기한 제2카운터 비트 B(N-1)∼B1을 각각 하나의 입력으로 받고, 논리 '1'을 다른 하나의 공통 입력으로 받아, 제2카운터의 오버플로 발생 여부를 검출하는 오버플로 발생 검출 수단과; 상기 각 오버플로 발생 검출 수단의 출력을 입력으로 받아, 제2오버플로 보호 신호를 발생시켜 출력하는 오버플로 보호 신호 발생 수단과; 상기 오버플로 보호 신호 발생 수단 출력의 반전된 신호를 발생시켜 출력하는 인버터로 이루어져 있다.
상기한 제1카운터 클럭 제어기의 구성은, 제로-크로스 검출부(편의상 상기 모델 추종형 디지탈 마스킹 회로, 위상 선택기 및 비교기로 구성된 부분을 지칭하는 것으로 한다.)로부터 출력되는 제로-크로스의 하강연 신호와 그 반전된 신호를 각각 두 입력으로 받아, 입력된 제로-크로스의 '액티브-로우'인 구간동안 '액티브-하이'의 논리 게이트 구동 신호를 출력하는 제1게이트 구동 신호 발생 수단과; 상기 제1게이트 구동 신호 발생 수단의 출력을 입력으로 받고, 상기 내부 클럭 신호를 클럭 입력으로 받아, 입력된 내부 클럭 신호에 동기된 게이트 구동 신호를 발생시켜 출력하는 제2게이트 구동 신호 발생 수단과; 상기 제로-크로스 신호와 제2오버플로 보호 회로의 출력을 입력으로 받아, 제로-크로스 신호가 '액티브-로우'이거나 제2카운터에 오버플로가 발생하지 않았을 때, 인에이블 신호를 출력하는 제1인에이블 신호 발생 수단과; 상기 제2게이트 구동 신호 발생 수단의 출력과 상기 제1인에이블 신호 발생 수단의 출력을 입력으로 받아, 제로-크로스의 '액티브-로우'인 구간동안 인에이블 신호를 발생시켜 출력하는 제2인에이블 신호 발생 수단과; 상기 제2인에이블 신호 발생 수단의 출력, 상기 내부 클럭 신호 및 상기 제1오버플로 보호 회로로부터 출력되는 신호의 반전된 신호를 입력으로 받아, 상기 제1카운터의 클럭 입력으로 들어갈 클럭 신호를 발생시켜 출력하는 제1카운터 클럭 신호 발생 수단으로 이루어져 있다.
상기한 제2카운터 클럭 제어기의 구성은, 제로-크로스 검출부로부터 출력되는 제로-크로스의 상승연 신호와 그 반전된 신호를 각각 두 입력으로 받아, 입력된 제로-크로스의 '액티브-하이'인 구간동안 '액티브-하이'의 논리 게이트 구동 신호를 출력하는 제1게이트 구동 신호 발생 수단과; 상기 제1게이트 구동 신호 발생 수단의 출력을 입력으로 받고, 상기 내부 클럭 신호를 클럭 입력으로 받아, 입력된 내부 클럭 신호에 동기된 게이트 구동 신호를 발생시켜 출력하는 제2게이트 구동 신호 발생 수단과; 상기 제2게이트의 구동 신호 발생 수단의 출력과 상기 제1오버플로 보호 회로로부터 출력되는 신호를 입력으로 받아 제로-크로스 신호가 '액티브-하이'이거나 제1카운터에 오버플로가 발생했을 때, 인에이블 신호를 출력하는 인에이블 신호 발생 수단과; 상기 인에이블 신호 발생 수단의 출력, 상기 내부 클럭 신호 및 상기 제2오버플로 보호 회로로부터 출력되는 신호의 반전된 신호를 입력으로 받아, 상기 제2카운터의 클럭 입력으로 들어갈 클럭 신호를 발생시켜 출력하는 제2카운터 클럭 신호 발생 수단으로 이루어져 있다.
상기한 카운터 클럭 변조기의 구성은, 상기 제1, 제2오버플로 보호 회로의 출력을 각각 두 입력으로 받아, 제1 또는 제2카운터의 오버플로를 검출하는 제1, 제2오버플로 검출 수단과; 상기 제1오버플로 검출 수단의 출력 신호와 그 반전된 신호를 각각 두 입력으로 받아, 제1 또는 제2카운터에 오버플로가 발생했을 때 트리거 신호를 발생시키는 제1트리거 신호 발생 수단과; 상기 제1트리거 신호 발생 수단의 출력을 입력으로 받고, 상기 내부 클럭 신호를 클럭 입력으로 받아, 입력된 내부 클럭 신호에 동기된 트리거 신호를 발생시켜 출력하는 제2트리거 발생 수단과; 상기 제2트리거 발생 수단의 출력과 상기 내부 클럭 신호를 입력으로 받아, 입력된 두 신호가 모두 '하이'일 때 최종 트리거 신호를 발생시켜 출력하는 제3트리거 신호 발생 수단과; 상기 제3트리거 신호 발생 수단의 출력을 클럭 입력으로 받아, 입력된 클럭 신호를 1/2, 1/4, ... , 1/2m로 분주하여 출력하는 m-비트 시프트 카운터와; 상기 제2오버플로 검출 수단의 출력을 클럭 입력으로 받아, 상기 시프트 카운터의 각 출력단을 선택하기 위한 카운트 기능을 수행하는 선택 수단과; 상기 시프트 카운터의 각 출력단 신호, 상기 선택 수단의 각 출력단 신호 및 상기 제2오버플로 검출 수단의 출력을 입력으로 받아, 제1 또는 제2카운터의 오버플로 발생시 변조된 클럭 신호를 선택하여 출력하는 변조된 클럭 신호 발생 수단으로 이루어져 있다.
상기한 모델 추종형 디지탈 마스킹 회로의 구성은, 상기 제1, 제2카운터 비트를 입력으로 받아, 입력된 비트 신호를 조합하여 디지탈 마스킹 타임을 발생시켜 출력하는 제1, 제2디지탈 마스킹 타임 발생기와; 상기 디지탈 마스킹 타임 발생기, 위상 선택기 및 비교기로부터 출력되는 신호를 입력으로 받아, 입력된 마스킹 타임동안 마스킹을 하고 제로-크로스 신호를 출력하는 디지탈 마스킹 실행 회로로 이루어져 있다.
상기한 제1디지탈 마스킹 타임 발생기의 구성은, 상기 제1카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 A5과 B4, A6과 B5, A7과 B6 그리고 A4과 B0, A5과 B1, A6과 B2, A7과 B3을 각각 입력으로 받아, 마스킹 타임을 설정하는 마스킹 타임 설정 수단과; 상기 각 마스킹 타임 설정 수단의 출력과 디세이블 신호를 입력으로 받아, 제1마스킹 신호를 발생시켜 출력하는 마스킹 신호 발생 수단으로 이루어져 있다.
상기한 제2디지탈 마스킹 타임 발생기의 구성은, 상기 제2카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 B5과 A4, B6과 A5, B7과 A6 그리고 B4과 A0, B5과 A1, B6과 A2, B7과 A3을 각각 입력으로 받아, 마스킹 타임을 설정하는 마스킹 타임 설정 수단과; 상기 각 마스킹 타임 설정 수단의 출력과 디세이블 신호를 입력으로 받아, 제2마스킹 신호를 발생시켜 출력하는 마스킹 신호 발생 수단으로 이루어져 있다.
상기한 디지탈 마스킹 실행 회로의 구성은, 상기 위상 선택 수단으로부터 출력되는 신호를 각각 하나의 입력으로 받고, 상기 디지탈 마스킹 타임 발생 수단으로부터 출력되는 제1, 제2마스킹 신호의 논리합된 신호를 다른 하나의 공통 입력으로 받아, 마스킹 제어 신호를 발생시켜 출력하는 마스킹 제어 신호 발생 수단과; 상기 각 마스킹 제어 신호 발생 수단의 출력을 각각 인에이블 입력으로 받고, 상기 각 비교기의 출력을 각각 입력으로 받아, 입력된 인에이블 입력에 따라서 마스킹 기능을 수행하는 마스킹 수단과; 상기 마스킹 수단의 각 출력을 입력으로 받아, 제로-크로스 신호를 발생시켜 출력하는 제로-크로스 신호 발생 수단으로 이루어져 있다.
상기한 모델 추종형 디지탈 소프트 스위칭 회로의 구성은, 센터 포인트 전에 위치한 정류의 시작점을 검출하는 시작점 검출부와; 센터 포인트 후에 위치한 정류의 마지막점인 확장점을 검출하는 확장점 검출부와; 상기 시작점 검출부와 확장점 검출부의 출력을 입력으로 받아, 검출된 시작점에서부터 확장점까지의 제어 구간에 신호를 발생시켜 출력하는 제어 신호 발생 수단과; 상기 제어 신호 발생 수단의 출력과 스피드 록-업 신호를 입력으로 받아, 소프트-스위칭 신호를 발생시켜 출력하는 소프트-스위칭 신호 발생 수단으로 이루어져 있다.
상기한 시작점 검출부의 구성은, 상기 제1카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 A7과 B6, A6과 B5, A5과 B4를 각각 두 입력으로 받아, 시작점을 설정하는 시작점 설정 수단과; 상기 각 시작점 설정 수단의 각 출력을 입력으로 받아, 정류의 시작점 신호를 발생시켜 출력하는 시작점 신호 발생 수단으로 이루어져 있다.
상기한 확장점 검출부의 구성은, 상기 제1카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 A7과 B6, A6과 B5, A5과 B4 그리고 A7과 B3, A6과 B2, A5과 B1, A4과 B0를 각각 두 입력으로 받아, 확장점을 설정하는 확장점 설정 수단과; 상기 각 확장점 설정 수단의 각 출력을 입력으로 받아, 정류의 확장점 신호를 발생시켜 출력하는 확장점 신호 발생 수단으로 이루어져 있다.
상기의 달성하기 위한 본 발명의 다른 구성은, 모델 추종형 정류 회로에서 사용되는 각 시프트 레지스터와 제2카운터를 클리어하고, 모델 레퍼런스 카운터인 제1카운터의 모든 비트를 논리 '1'로 세팅함으로써 초기화하는 단계와; 카운터 클럭을 온(on)시킴으로써 제2카운터가 카운팅을 시작하도록 하는 단계와; 제2카운터에 의해서 센터 포인트의 검출 여부를 판단하여 센터 포인트가 검출되지 않았으면 카운팅을 계속하는 단계와; 제2카운터에 의해서 센터 포인트가 검출되었으면, 정류와 마스킹을 수행하는 단계와; 마스킹 타임이 끝났는지의 여부를 검출하여 끝나지 않았으면 마스킹을 계속하는 단계와; 마스킹 타임이 끝났으면 제1 또는 제2카운터를 리세트하는 단계와; 새로운 제로-크로스의 검출 여부를 판단하는 단계와; 제로-크로스가 검출되지 않았으면 오버플로의 발생 여부를 판단하여 오버플로가 발생하지 않았으면 제로-크로스의 검출 여부를 판단하는 단계로 돌아가는 단계와; 오버플로가 발생했으면 카운터 클럭을 변조하고 센터 포인트의 검출 여부를 판단하는 단계로 돌아가는 단계와; 제로-크로스가 검출되었으면 하강연 또는 상승연인가 판단하여 하강연도 상승연도 아니면 이를 계속 판단하는 단계와; 제로-크로스의 하강연이거나 상승연이면 제2 또는 제1카운터의 카운팅을 정지하는 단계와; 제2카운터가 카운팅을 정지하면 제1카운터가 다시 카운팅을 시작하고, 제1카운터가 카운팅을 정지하면 제2카운터가 다시 카운팅을 시작하는 단계와; 스피드 록-업(Speed Lock-up)되었는가 판단하여 스피드 록-업되지 않았으면 센터 포인트의 검출 여부를 판단하는 단계로 돌아가는 단계와; 스피드 록-업되었으면 소프트 스위칭을 수행하고 정류와 마스킹을 수행하는 단계로 돌아가는 단계로 이루어져 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 8비트 업-카운터를 사용하여 구현한 모델 추종형 정류 회로를 적용한 블럭도이고, 제3도는 본 발명의 실시예에 따른 모델 추종형 디지탈 각 지연 회로를 적용한 블럭도이고, 제4도는 본 발명의 실시예에 따른 제1센터 포인트 검출기(제1카운터가 모델 레퍼런스인 경우)를 나타낸 회로도이고, 제5도는 본 발명의 실시예에 따른 제2센터 포인트 검출기(제2카운터가 모델 레퍼런스인 경우)를 나타낸 회로도이고, 제6도는 본 발명의 실시예에 따른 정류 타이밍 발생기를 나타낸 회로도이고, 제8도는 본 발명의 실시예에 따른 제1오버플로 보호 회로를 나타낸 회로도이고, 제9도는 본 발명의 실시예에 따른 제2오버플로 보호 회로를 나타낸 회로도이고, 제10도는 본 발명의 실시예에 따른 제1카운터 클럭 제어기를 나타낸 회로도이고, 제11도는 본 발명의 실시예에 따른 제2카운터 클럭 제어기를 나타낸 회로도이고, 제12도는 본 발명의 실시예에 따른 카운터 클럭 변조기를 나타낸 회로도이고, 제13도는 본 발명의 실시예에 따른 정류 신호 발생기를 나타낸 회로도이고, 제15도는 본 발명의 실시예에 따른 모델 추종형 디지탈 마스킹 회로를 적용한 블럭도이고, 제16도는 본 발명의 실시예에 따른 제2카운터가 제1카운터를 추종하는 경우의 센터 포인트 검출기와 디지탈 마스킹 타임 발생기를 나타낸 회로도이고, 제17도는 본 발명의 실시예에 따른 제1카운터가 제2카운터를 추종하는 경우의 센터 포인트 검출기와 디지탈 마스킹 타임 발생기를 나타낸 회로도이고,제18도는 본 발명의 실시예에 따른 디지탈 마스킹 실행 회로를 나타낸 회로도이고, 제21도는 본 발명의 실시예에 따른 모델 추종형 디지탈 소프트 스위칭 회로를 나타낸 회로도이다.
제2도에 도시되어 있듯이, 본 발명의 실시예에 따른 모델 추종형 정류 회로의 구성은, 모터 회전시 발생하는 역기전력 정류 인터벌을 카운팅하는 8비트의 제1, 제2카운터(70,80)와; 상기 제1, 제2카운터(70,80)의 카운팅 결과를 사용하여, 제로-크로스 포인트의 검출 후에 디지탈 각을 지연시켜 최적의 스위칭 포인트(센터 포인트)를 검출하는 모델 추종형 디지탈 각 지연 회로(10)와; 상기 제1, 제2카운터(70,80)의 카운팅 결과를 사용해서 위상 정류 후에 잘못 인식된 제로-크로스를 마스킹하는 모델 추종형 디지탈 마스킹 회로(20)와; 모터의 구동 출력단(160)에 있는 스위칭 소자의 턴-온/오프 시간을 제어함으로써 즉, 센터 레퍼런스 축으로 생각될 수 있는 센터 포인트 전의 특정 시작점에서부터 센터 포인트 후의 확장점까지 연속적인 소프트 스위칭 작업을 통해서 전류의 변화비를 줄이고, 스파이크등으로 인해 유발되는 파워 라인으로의 재순환 전류를 막으며, 스너버 회로의 사용을 감소시키는 모델 추종형 소프트 스위칭 회로(30)와; 6-비트 시프트 레지스터로 구성되어 있어, 모터의 구동 출력단(160)에 공급할 여섯가지 상태의 정류 순차 신호를 발생시키는 모델 추종형 정류 신호 발생기(40)와; 증폭된 역기전력을 각각 비반전 입력(+)으로 받고, 공통 전압(Common)을 각각 반전 입력(-)으로 받아, 역기전력의 전압 레벨을 12V에서 5V의 논리 레벨(Uco,Vco,Wco)로 바꾸어 출력하는 비교기(50,51,52)와; 상기 모델 추종형 정류 신호 발생기(40)로부터 출력되는 정류 신호를 입력으로 받아, 입력된 신호의 위상을 선택하여 상기 모델 추종형 디지탈 마스킹 회로(20)로 출력하는 위상 선택기(60)와; 상기 제1, 제2카운터(70,80)가 상기 모델 추종형 디지탈 마스킹 회로(20)로부터 입력받은 제로-크로스의 상승연과 하강연에서 각각 번갈아가며 동작할 수 있도록 카운터 클럭 신호를 제어하는 제1, 제2카운터 클럭 제어기(90,100)와; 모터 기동시 낮은 회전수로 인해, 정류 인터벌을 길게 함으로써 유발될 수 있는 카운터 오버플로(포화) 현상으로부터 보호하기 위한 제1, 제2오버플로 보호회로(120,130)와; 제1 또는 제2카운터(70,80)에 오버플로 발생시 3-비트 시프트 카운터를 통해서 카운터 클럭을 1/2, 1/4, 1/8배로 분주함으로써, 변조시켜 출력하는 카운터 클럭 변조기(110)로 이루어져 있다.
제3도에 도시되어 있듯이, 상기한 모델 추종형 디지탈 각 지연 회로(10)의 구성은, 상기 제1, 제2카운터(70,80)의 카운팅 결과를 통해서 센터 포인트를 검출해내는 제1, 제2센터 포인트 검출기(11,12)와; 상기 센터 포인트 검출기(11,12)로부터 출력되는 신호를 입력으로 받아, 다음의 정류 포인트를 지정하기 위한 타이밍 신호를 발생시켜 상기 모델 추종형 정류 신호 발생기로 출력하는 정류 타이밍 발생기(13)로 이루어져 있다.
제4도에 도시되어 있듯이, 상기한 제1센터 포인트 검출기(11)의 구성은, 상기 제1카운터(70)가 모델 레퍼런스인 경우, 제1, 제2카운터(70,80) 비트 A1과 B0, A2과 B1, . . . A7과 B6를 각각 입력으로 받아, 배타-부정 논리합을 수행하여 출력하는 EX-NOR 게이트(1∼7)와; 상기 각 EX-NOR 게이트(1∼7)의 출력과 인에이블 신호(Enable)를 입력으로 받아, 논리곱을 수행하여 제1지연 신호(delay1)를 발생시켜 출력하는 다입력 AND 게이트(8)로 이루어져 있다.
제5도에 도시되어 있듯이, 상기한 제2센터 포인트 검출기(12)의 구성은, 상기 제2카운터(80)가 모델 레퍼런스인 경우, 제1, 제2카운터(70,80) 비트 B1과 A0, B2과 A1, . . . B7과 A6를 각각 입력으로 받아, 배타 논리합을 수행하여 출력하는 EX-OR 게이트(1-1∼1-7)과; 상기 각 EX-OR 게이트(1-1∼1-7)의 출력과 상기 인에이블 신호(Enable)를 입력으로 받아, 논리곱을 수행하여 제2지연 신호(delay2)를 발생시켜 출력하는 NOR 게이트(1-8)로 이루어져 있다.
제6도에 도시되어 있듯이, 상기한 정류 타이밍 발생기(13)의 구성은, 상기 제1, 제2센터 포인트 검출기(11,12)로부터 출력되는 신호(delay1,dealy2; 이하 delay라 한다)의 논리합된 신호를 입력(D)으로 받고, 상기 제1, 제2카운터(70,80)에 공급된 것과 동일한 내부 클럭 신호(internal clock)를 클럭 입력(CLK)으로 받아, 입력된 내부 클럭 신호(internal clock)에 동기된 정류 타이밍 신호를 발생시켜 모델 추종형 정류 신호 발생기(40)로 출력하는 디플립플롭(DFF)로 이루어져 있다.
제8도에 도시되어 있듯이, 상기한 제1오버플로 보호 회로(120)의 구성은, 상기 제1카운터(70) 비트 A7∼A1을 각각 하나의 입력으로 받고, 논리 '1'을 다른 하나의 공통 입력으로 받아, 논리곱을 수행하는 AND 게이트(121∼127)와; 상기 각 AND 게이트(121∼127)의 출력을 입력으로 받아, 논리곱을 수행하여 제1오버플로 보호 신호(A flow)를 발생시켜 출력하는 다입력 AND 게이트(128)와; 상기 다입력 AND 게이트(128) 출력의 반전된 신호(flow)를 발생시켜 출력하는 인버터(129)로 이루어져 있다.
제9도에 도시되어 있듯이, 상기한 제2오버플로 보호 회로(130)의 구성은, 상기 제2카운터(80) 비트 B7∼A1을 각각 하나의 입력으로 받고, 논리 '1'을 다른 하나의 공통 입력으로 받아, 논리곱을 수행하는 AND 게이트(131∼137)와; 상기 각 AND 게이트(131∼137)의 출력을 입력으로 받아, 논리곱을 수행하여 제2오버플로 보호 신호(B flow)를 발생시켜 출력하는 다입력 AND 게이트(138)와; 상기 다입력 AND 게이트(138) 출력의 반전된 신호(flow)를 발생시켜 출력하는 인버터(139)로 이루어져 있다.
제10도에 도시되어 있듯이, 상기한 제1카운터 클럭 제어기(90)의 구성은, 상기 제로-크로스 검출부(140)로부터 출력되는 제로-크로스의 하강연 신호(falling edge)와 그 반전된 신호를 각각 두 입력(R,S)으로 받아, 입력된 제로-크로스의 '액티브-로우'인 구간동안 '액티브-하이'의 논리 게이트 구동 신호를 출력하는 RS 플립플롭(91)과; 상기 RS 플립플롭(91)의 출력(Q)을 입력(D)으로 받고, 상기 내부 클럭 신호(internal clock)를 클럭 입력(CLK)으로 받아, 입력된 내부 클럭 신호에 동기된 게이트 구동 신호를 발생시켜 출력하는 디 플립플롭(92)과; 상기 제로-크로스 신호(zero-cross)와 제2오버플로 보호 회로(130)의 출력(B flow)을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 NAND 게이트(93)와; 상기 디 플립플롭(92)의 출력(Q)과 상기 NAND 게이트(93)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(94)와; 상기 AND 게이트(94)의 출력, 상기 내부 클럭 신호(internal clock) 및 상기 제1오버플로 보호 회로(120)로부터 출력되는 신호의 반전된 신호(flow)를 입력으로 받아, 논리곱을 수행하여 상기 제1카운터(70)의 클럭 입력으로 들어갈 클럭 신호를 발생시켜 출력하는 AND 게이트(95)로 이루어져 있다.
제11도에 도시되어 있듯이, 상기한 제2카운터 클럭 제어기(100)의 구성은, 상기 제로-크로스 검출부(140)로부터 출력되는 제로-크로스의 상승연 신호(rising edge)와 그 반전된 신호를 각각 두 입력(S,R)으로 받아, 입력된 제로-크로스의 '액티브-하이'인 구간동안 '액티브-하이'의 논리 게이트 구동 신호를 출력하는 RS 플립플롭(101)과; 상기 RS 플립플롭(101)의 출력(Q)을 입력(D)으로 받고, 상기 내부 클럭 신호(internal signal)를 클럭 입력(CLK)으로 받아, 입력된 내부 클럭 신호에 동기된 게이트 구동 신호를 발생시켜 출력하는 디 플립플롭(102)과; 상기 디 플립플롭(102)의 출력(Q)과 상기 제1오버플로 보호 회로(120)로부터 출력되는 신호(A flow)을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(103)와; 상기 OR 게이트(103)의 출력, 상기 내부 클럭 신호(internal clock) 및 상기 제2오버플로 보호 회로(130)로부터 출력되는 신호의 반전된 신호(flow)를 입력으로 받아, 논리곱을 수행하여 상기 제2카운터(80)의 클럭 입력으로 들어갈 클럭 신호를 발생시켜 출력하는 AND 게이트(104)로 이루어져 있다.
제12도에 도시되어 있듯이, 상기한 카운터 클럭 변조기(110)의 구성은, 상기 제1, 제2오버플로 보호 회로(120,130)의 출력(A flow, B flow)을 각각 두 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(111,112)와; 상기 OR 게이트(111)의 출력 신호와 그 반전된 신호를 각각 두 입력(S,R)으로 받아, 제1 또는 제2카운터(70,80)에 오버플로가 발생했을 때 트리거 신호를 발생시키는 RS 플립플롭(113)과; 상기 RS 플립플롭(113)의 출력(Q)을 입력으로 받고, 상기 내부 클럭 신호(internal clock)를 클럭 입력(CLK)으로 받아, 입력된 내부 클럭 신호에 동기된 트리거 신호를 발생시켜 출력하는 디 플립플롭(114)과; 상기 디 플립플롭(114)의 출력(Q)과 상기 내부 클럭 신호(internal clock)를 입력으로 받아, 입력된 두 신호가 모두 '하이'일 때 최종 트리거 신호를 발생시켜 출력하는 AND 게이트(118)와; 상기 AND 게이트(118)의 출력을 클럭 입력(CLK)으로 받아, 입력된 클럭 신호를 1/2, 1/4, 1/8로 분주하여 출력하는 3-비트 시프트 카운터(115)와; 상기 OR 게이트(112)의 출력을 클럭 입력(CLK)으로 받아, 상기 3-비트 시프트 카운터(115)의 출력(1/2분주, 1/4분주, 1/8분주)을 선택하기 위한 카운트 기능을 수행하는 선택부(116)와; 상기 3-비트 시프트 카운터(115)의 각 출력단 신호(1/2분주, 1/4분주, 1/8분주), 상기 선택부(115)의 각 출력단 신호 및 상기 OR 게이트(112)의 출력을 입력으로 받아, 제1 또는 제2카운터의 오버플로 발생시 변조된 클럭 신호를 선택하여 출력하는 변조된 클럭 신호 발생부(117)로 이루어져 있다.
상기한 3-비트 시프트 카운터(115)의 구성은, 바로 앞단의 출력을 클럭 입력(CLK)으로 받아, 분주 기능을 수행하여 출력하는 3개의 티 플립플롭(115-1∼115-3)으로 이루어져 있다.
상기한 선택부(116)의 구성은, 바로 앞단의 출력을 클럭 입력(CLK)으로 받아, 상기 3-비트 시프트 카운터(115)의 각 출력단을 선택하기 위한 카운팅 기능을 수행하는 2개의 티 플립플롭(116-1∼116-2)으로 이루어져 있다.
상기한 변조된 클럭 신호 발생부(117)의 구성은, 상기 티 플립플롭(115-1,116-1)의 출력과 상기 OR 게이트(112)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AND1)와; 상기 티 플립플롭(115-2,117)의 출력과 상기 OR 게이트(112)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AND2)와; 상기 티 플립플롭(115-3,116,117)의 출력과 상기 OR 게이트(112)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AND3)와; 상기 AND 게이트(AND1∼AND3)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR1)로 이루어져 있다.
제15도에 도시되어 있듯이, 상기한 모델 추종형 디지탈 마스킹 회로(20)의 구성은, 상기 제1, 제2카운터(70,80) 비트를 입력으로 받아, 입력된 비트 신호를 조합하여 제1, 제2디지탈 마스킹 타임 신호(masking1,masking2)을 발생시켜 출력하는 제1, 제2디지탈 마스킹 타임 발생기(21,22)와; 상기 디지탈 마스킹 타임 발생기(21,22), 위상 선택기(60) 및 비교기(50∼52)로부터 출력되는 신호를 입력으로 받아, 입력된 마스킹 타임동안 마스킹을 하고 제로-크로스 신호(zero-cross)를 발생시켜 출력하는 디지탈 마스킹 실행 회로(23)로 이루어져 있다.
제16도에 도시되어 있듯이, 상기한 제1디지탈 마스킹 타임 발생기(21)의 구성은, 상기 제1카운터(70)가 모델 레퍼런스인 경우, 제1, 제2카운터(70,80) 비트 A5과 B4, A6과 B5, A7과 B6, A4과 B0, A5과 B1, A6과 B2, A7과 B3를 각각 입력으로 받아, 배타-부정 논리합을 수행하여 출력하는 EX-NOR 게이트(211∼217)와; 상기 각 EX-NOR 게이트(211∼217)의 출력과 디세이블 신호(disable)를 입력으로 받아, 부정 논리곱을 수행하여 제1마스킹 신호(masking1)를 발생시켜 출력하는 다입력 NAND 게이트(218)로 이루어져 있다.
제17도에 도시되어 있듯이, 상기한 제2디지탈 마스킹 타임 발생기(22)의 구성은, 상기 제2카운터(80)가 모델 레퍼런스인 경우, 제1, 제2카운터(70,80) 비트 B5과 A4, B6과 A5, B7과 A6, B4과 A0, B5과 A1, B6과 A2, B7과 A3를 각각 입력으로 받아, 배타-부정 논리합을 수행하여 출력하는 EX-NOR 게이트(221∼227)와; 상기 각 EX-NOR 게이트(221∼227)의 출력과 디세이블 신호(disable)를 입력으로 받아, 부정 논리곱을 수행하여 제2마스킹 신호(masking2)를 발생시켜 출력하는 다입력 NAND 게이트(228)로 이루어져 있다.
제18도에 도시되어 있듯이, 상기한 디지탈 마스킹 실행 회로(23)의 구성은, 상기 위상 선택기(60)로부터 출력되는 신호를 각각 하나의 입력으로 받고, 상기 디지탈 마스킹 타임 발생기(21,22)로부터 출력되는 제1, 제2마스킹 신호(masking1,masking2)의 논리합된 신호를 다른 하나의 공통 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(234∼236)와; 상기 각 AND 게이트(234∼236)의 출력을 각각 인에이블 입력(EN)으로 받고, 상기 각 비교기(50∼52)의 출력(Uco, Vco, Wco)을 각각 입력(D)으로 받아, 입력된 인에이블 입력에 따라서 마스킹 기능을 수행하는 디 래치 회로(231∼233)와; 상기 디 래치 회로(231∼233)의 각 출력(Q)을 입력으로 받아, 배타 논리합을 수행하여 제로-크로스 신호(zero-cross)를 발생시켜 출력하는 EX-OR 게이트(237)로 이루어져 있다.
제21도에 도시되어 있듯이, 상기한 모델 추종형 디지탈 소프트 스위칭 회로(30)의 구성은, 센터 포인트 전에 위치한 정류의 시작점을 검출하는 시작점 검출부(31)와; 센터 포인트 후에 위치한 정류의 마지막점인 확장점을 검출하는 확장점 검출부(32)와; 상기 시작점 검출부(31)와 확장점 검출부(32)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(33)와; 상기 OR 게이트(33)의 출력과 스피드 록-업 신호(speed lock-up signal)를 입력으로 받아 논리곱을 수행하여 소프트_스위칭 신호(soft_switching)를 발생시켜 출력하는 AND 게이트(34)로 이루어져 있다.
상기한 시작점 검출부(31)의 구성은, 상기 제1카운터(70)가 모델 레퍼런스인 경우, 제1, 제2카운터(70,80) 비트 A7과 B6, A6과 B5, A5과 B4를 각각 두 입력으로 받아, 배타-부정 논리합을 수행하여 출력하는 EX-NOR 게이트(311∼313)와; 상기 각 EX-NOR 게이트(311∼313)의 각 출력을 입력으로 받아, 논리곱을 수행하여 정류의 시작 신호를 발생시켜 출력하는 AND 게이트(314)로 이루어져 있다.
상기한 확장부 검출부(32)의 구성은, 상기 제1카운터(70)가 모델 레퍼런스인 경우, 제1, 제2카운터(70,80) 비트 A7과 B6, A6과 B5, A5과 B4, A7과 B3, A6과 B2, A5과 B1, A4과 B0를 각각 두 입력으로 받아, 배타-부정 논리합을 수행하여 출력하는 EX-NOR 게이트(321∼327)와; 상기 각 EX-NOR 게이트(321∼327)의 각 출력을 입력으로 받아, 논리곱을 수행하여 정류의 확장 신호를 발생시켜 출력하는 AND 게이트(328)로 이루어져 있다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 모델 추종형 정류 회로와 그 제어 방법의 동작은 다음과 같다.
먼저, 본 발명의 실시예에 따른 모델 추종형 디지탈 각 지연 회로의 동작을 살펴보면 다음과 같다.
상기한 모델 추종형 디지탈 각 지연 회로는, 제로-크로스 포인트의 검출 후에 최적의 정류 포인트(스위칭 포인트)를 찾기 위해 일정한 디지탈 각을 지연시키는 기능을 갖는다. 상기한 각 지연 동작은 모터 속도에 역동적으로 비례하여, 온-라인, 실시간 방식으로 두개의 카운터에 의해서 실현된다.
상기한 모델 추종형 디지탈 각 지연 회로는, 역기전력 제로-크로스 포인트가 50%의 정류 인터벌에 있는 최적의 스위칭 포인트로부터 30도의 전기각만큼 떨어져 있는 위치에 있음을 검출할 수 있는 능력과 지능을 가지고 있다.
또한, 상기한 회로는 개별적인 모터 응용 회로에 따라서, 지연되는 각을 선택할 수 있는 자유로움과 유연성을 사용자에게 제공한다. 또, 저항, 커패시터에 의해 시상수가 고정된 지연 회로와 같은 외부 구성 소자의 사용을 피하고, 가능한 최적의 토크와 노이즈 감소를 가능하게 할 수 있도록 지연 각의 조절을 원할하게 할 수 있게 설계되었다.
제3도는 본 발명의 실시예에 따른 모델 추종형 정류 회로에서 디지탈 각 지연 회로를 적용한 블럭도이다.
제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 모델 추종형 디지탈 각 지연 회로(10)가 제 기능을 수행하기 위해서, 외부로 연결된 두개의 카운터(70,80)가 가장 중요한 역할을 수행하고 있다. 본 발명의 개념을 설명하기 위해서, 편의상 두개의 8-비트 카운터가 사용되었지만, 실제의 기술 실행에서는 개별적인 응용 회로의 필요에 따라서 8-비트 이상 되는 카운터가 사용될 수도 있다. 또한 상기 두개의 카운터 대신에 한개의 카운터와 한개의 래치 회로로도 구현이 가능하다. 상기 두가지 방법의기술적 구조는 동일하고 단지 카운팅의 스탑, 카운팅 결과의 래치 회로로의 로딩, 카운터의 리세트 그리고 리스타트면에서 약간 차이가 있을 뿐이다.
제4도와 제5도에 도시되어 있듯이, 센터 포인트 검출기(11,12)는 50%의 정류 인터벌(센터 포인트)이 자동적으로 검출될 수 있도록 하는 논리 회로로서, 이러한 논리 회로는 EX-NOR 게이트(1∼7,1-1∼1-7)에 의하여 구현된다.
상기한 센터 포인트 검출기(11,12)에 의해 센터 포인트가 결정되는 순간, 정류 타이밍 발생기(13)는 다음의 정류 포인트를 위한 타이밍 신호를 발생시킨다. 제6도에 도시되어 있듯이, 상기한 정류 타이밍 발생기(13)는 상기한 두개의 카운터(70,80)에서 사용되는 것과 동일한 내부 클럭 신호(internal clock)를 가진 디 플립플롭(DFF)으로 구현된다.
제7도의 (a)∼(d)는 제3도에 도시된 모델 추종형 디지탈 각 지연 회로(10)의 타이밍도이다.
제7도의 (a)는 모터 코일로부터 발생하는 역기전력(back-emf)의 파형도이고, (b)는 상기 역기전력이 각 비교기(50,51,52)를 통해 출력된 파형도이며, (c)는 상기한 제1카운터(70)와 제2카운터(80)가 상기 역기전력의 상승연과 하강연을 반복적으로 카운팅함으로써 발생되는 제로-크로스 신호 파형도이며, (d)는 상기 모델 추종형 디지탈 각 지연 회로(10)를 통해서 출력되는 정류 지연 신호(delay)의 파형도이다.
제13도에 도시되어 있듯이, 상기한 모델 추종형 정류 신호 발생기(40)는 여섯개의 디 플립플롭(42,43,44,46,47,48)으로 구성되어, 모터 출력단(160)을 구동하기 위한 여섯가지 상태가 조합된 정류 순차 신호(d0∼d5)를 발생시킨다.
제14도는 상기한 모델 추종형 정류 신호 발생기(40)를 통해서 모터 구동 출력단(160)에 공급될 여섯가지 상태의 정류 신호 파형도를 보여주고 있다.
제10도는 본 발명의 실시예에 따른 제1카운터의 카운터 클럭 제어기(90)를 적용한 회로도이고, 제11도는 제2카운터의 카운터 클럭 제어기(100)를 적용한 회로도로서, 제1, 제2카운터 클럭 제어기(90,100)는 제1, 제2오버플로 보호 회로(120,130) 출력 신호(flow,flow)의 입력을 통해서 제1, 제2카운터(70,80)가 포화되지 않는 한, 카운터에 클럭 신호를 공급한다.
또, 각 카운터 클럭 제어기(90,100)내에 있는 RS 플립플롭(91,101)의 제로-크로스 입력을 통해서, 정상 상태하에서 제2카운터(80)는 먼저 제로-크로스의 상승연부터 카운팅을 시작하고, 제로-크로스의 하강연일 때 카운팅을 정지한다. 순차적으로, 제1카운터(70)는 제2카운터(80)가 동작하지 않고 쉬고 있는 동안 제로-크로스의 하강연부터 카운팅을 시작한다.
상기 제2카운터(80)의 카운팅 결과는 저장되어, 다음 정류를 할 때 지연될 각을 검출하기 위한 모델 레퍼런스로서 생각될 수 있다.
상기 제2카운터(80)가 카운팅을 정지한 직후, 제1카운터(70)는 다음에 올 제로-크로스 스트레인의 반주기를 연속적으로 카운팅할 것이며, 제2카운터(80)에 저장된 카운팅 결과를 통해서 센터 포인트를 찾아내기 위한 모델 레퍼런스를 정확히 따를 것이다.
다음으로, 상기한 모델 추종형 디지탈 각 지연 회로(10)에서, 센터 포인트를 검출하여 지연 신호를 발생시킴으로써 매우 중요한 역할을 수행하는 센터 포인트 검출기(11,12)에 대해서 좀 더 상세히 설명하기로 한다.
제4도는 본 발명의 실시예에 따른 제1센터 포인트 검출기(제1카운터가 모델 레퍼런스인 경우)를 나타낸 회로도이고, 제5도는 상기 제1센터 포인트 검출기와 동일하게 구성되어 있는 제2센터 포인트 검출기(제2카운터가 모델 레퍼런스인 경우)를 나타낸 회로도이다.
먼저, 상기 제1카운터(70)가 제로-크로스의 하강연을 카운트하고 있다고 가정해 본다. 제로-크로스가 상승연으로 올 때, 제2카운터(80)는 모델로서 동작한 제1카운터(70)의 결과를 카운팅하기 시작함으로써, 제1카운터(70)를 추종한다.
제2카운터(80)가 카운팅하는 동안, 제2카운터(80)의 카운팅 결과의 한 비트를 오른쪽에서 왼쪽으로 시프팅함으로써, 카운터 비트 A1과 B0, A2와 B1, A3와 B2 . . . A7과 B6이 각각 EX-NOR 게이트(1∼7)의 입력으로 들어가게 되며, 상기 EX-NOR 게이트(1∼7)는 동일한 논리의 두 입력이 들어올 때마다 출력이 '하이'가 되는 논리 게이트이다.
상기한 작업이 끝나면, 상기 EX-NOR 게이트(1∼7)의 모든 출력이 다입력 AND 게이트(8)의 입력으로 들어가게 되며, 결과적으로 상기 AND 게이트(8)의 출력이 '하이'가 될 때, 제1카운터(70) 카운팅 결과의 절반을 얻을 수 있게 된다. 이것은 제로-크로스 포인트로부터 정류 인터벌(commutation interval)의 1/2되는 지점 즉, 센터 포인트를 찾아내는 것을 의미하는 것이다.
상기한 카운팅 결과는, 수치적으로 제1카운터(70)의 카운팅 타임 절반과 일치한 바로 전의 올바른 정류 인터벌(commutation interval)로서 해석된다.
일단, 바로 전의 정류 인터벌 절반을 얻으면, 다음의 정류 스위칭 포인트를 구하는 일은 쉬운 일이다. 50%의 정류 인터벌인 센터 포인트를 찾은 후에는, 모델 레퍼런스는 더 이상 필요치 않다. 따라서, 제1카운터(70)는 다시 동작할 때까지 리세트된다. 그리고, 상기한 리세트되는 작업은 마스킹 타임과 관련되어 있기 때문에, 마스킹 타임이 끝난 후에 일어나게 된다.
한가지 덧붙이자면, 상기한 센터 포인트 검출기(11,12)의 기능은 마이컴(micro computer)에 의한 명령을 통해서 즉, 소프트웨어적으로도 실현이 가능하다는 것을 알 수 있다.
다음으로, 긴 정류 인터벌로 인해서 카운터에 오버플로가 발생했을 경우, 즉, 올바른 센터 포인트를 찾지 못하는 경우를 대비해서 모터의 속도를 증가시키기 위한 스피드 록-업 신호가 반전된 상태로 상기한 다입력 AND 게이트(8)의 한 입력으로 들어가게 된다.
비슷한 방법으로, 제5도에 도시되어 있듯이, 제1카운터(70)가 제2카운터(80)를 추종하여, 제로-크로스의 상승연에 도달할 때까지 제1카운터(70)가 카운팅을 계속할 경우, 제1카운터(70)는 제2카운터(80)에 저장된 카운팅 결과에 기초하여 센터 포인트를 찾게 되며, 그 후에 제2카운터(80)는 리세트된다.
이제, 제로-크로스의 상승연에 도달하면 즉시, 제1카운터(70)는 카운팅을 멈추고 제2카운터(80)는 카운트하기 위해 재동작된다. 따라서, 카운터는 언제나 업-카운팅만을 하게 된다.
상기 카운팅을 통해서 센터 포인트에 도달할 때마다, 상기 센터 포인트 검출기(11,12)는 신호를 발생시킨다. 상기 센터 포인트 검출기(11,12)로부터 발생되는 신호는, 제6도에 도시된 정류 타이밍 발생기(13)로 보내진다.
상기 정류 타이밍 발생기(13)로부터 출력되는 정류 타이밍 신호는 제13도에 도시된 여섯개의 디 플립플롭으로 구성된 정류 신호 발생기(40)로 보내진다.
덧붙이자면, 모터 구동 집적 회로의 외부로 나온 외부 핀을 통해서, 제1카운터(70)의 결과와 제2카운터(80)의 결과를 비트-투-비트 비교(bit-to-bit comparing)함으로써, 특별한 각 지연 작업을 수행할 수 있다.
다음으로, 모터가 기동될 때 고려해야 할 한가지 문제점은, 기동시 낮은 회전수로 인한 긴 정류 인터벌로 인해 카운터 오버플로(포화) 현상을 유발시킨다는 점이다. 따라서 이러한 오버플로 방지하기 위한 오버플로 보호 회로가 설계되었는데 이에 대해 설명하기로 한다.
제8도와 제9도는 본 발명의 실시예에 따른 제1, 제2오버플로 보호 회로(120,130)를 적용한 회로도이다.
카운터가 포화되기 전 한 스텝에서, 상기한 오버플로 보호 회로(120,130)는 즉시 카운터 포화 제어 신호(Satcon)에 의해서 카운팅을 정지하고 카운팅 결과를 저장하게 된다. 상기 카운터 포화 제어 신호(Satcon)는 카운터 포화가 일어나기 전의 하나의 카운트된 값을 의미한다.
그러므로, 카운터는 실제로 디지탈 오버플로가 일어난다 할지라도, 그로 인해 결코 작업을 실패하지는 않는다. 이러한 오버플로 보호 회로(120,130)가 상기한 카운터를 통해 카운트된 결과를 저장할 수 있도록 하기 때문이다.
그리고, 다음에 카운팅할 카운터는 이렇게 저장된 데이타를 모델 레퍼런스로 간주하고 추종하게 된다. 이러한 경우, 상기한 오버플로 보호 회로(120,130)는 모터의 가속을 감지하게 된다. 즉, 이것은 긴 정류 인터벌 또는 모터 기동시, 정류의 가장 중요한 일이 가능한 빨리 목표로 하는 속도로 모터를 회전시키는 일이라는 것임을 알 수 있다.
그러므로, 제로-크로스 포인트로부터 30도의 이상적인 전기각만큼 떨어진 센터 포인트를 찾는 일은 모터의 가속보다 중요한 일도 필수적인 일도 아니다. 따라서, 정류 지연각은 카운터 다이내믹 레인지(dynamic range)에 따라서 3도에서 30도까지 선택될 수 있으며, 카운터의 다이내믹 레인지는 카운터의 비트수와 관련이 있다.
더 나아가서, 앞에서 설명했던 것처럼 오버플로 발생시, 다음에 카운팅할 카운터는 저장된 데이타를 모델 레퍼런스로 간주하고 추종하게 되는데, 이와 동시에 카운터 클럭 변조기(110)는 이러한 오버플로 문제를 극복할 수 있다.
제12도는 본 발명의 실시예에 따른 카운터 클럭 변조기를 나타낸 회로도이다.
제12도에 도시되어 있듯이, 본 발명의 실시예에 따른 카운터 클럭 변조기는, 카운터 클럭을 1/2, 1/4, 1/8로 분주함으로써, 카운팅 타임을 정상 동작시의 2, 4, 8배로 증가시키는 기능을 수행하는 3-비트 시프트 카운터(115)로 구성되며, 이러한 3-비트 시프트 카운터(115)는 3개의 티 플립플롭(115-1∼115-3)으로 구성된다. 이렇게 카운팅 타임을 증가시킴으로써 긴 정류 인터벌을 카운팅할 수 있도록 하며, 여기서 카운팅 타임이 증가하는 것은 카운팅의 정밀도가 비례적으로 감소하는 것을 의미한다.
그러나, 모터의 기동시 카운팅 정확도는 정류에 그리 중요한 의미가 있지는 않다. 또, 모터의 속도가 증가함에 따라서, 정류 인터벌은 자연적으로 카운터의 변조된 다이내믹 레인지보다 짧아지게 될 것이다.
만약, 카운터가 포화 상태로부터 해제되면, 카운팅 클럭은 다시 정상 동작시의 상태로 되돌아오게 될 것이다.
다음으로, 본 발명의 실시예에 따른 모델 추종형 디지탈 마스킹 회로에 대해서 설명하기로 한다.
제15도는 본 발명의 실시예에 따른 모델 추종형 디지탈 마스킹 회로를 적용한 블럭도이고, 제16도는 본 발명의 실시예에 따른 제2카운터가 제1카운터를 추종하는 경우의 센터 포인트 검출기와 디지탈 마스킹 타임 발생기를 나타낸 회로도이고, 제17도는 본 발명의 실시예에 따른 제1카운터가 제2카운터를 추종하는 경우의 센터 포인트 검출기와 디지탈 마스킹 타임 발생기를 나타낸 회로도이다.
본 발명의 실시예에 따른 모델 추종형 디지탈 마스킹 회로에서 디지탈 마스킹 타임 발생기(21)는, 검출된 센터 포인트로부터 정류 인터벌의 일정 퍼센트만큼의 마스킹 타임을 결정하여 신호를 출력한다. 이러한 마스킹 타임은 단지 카운터의 일정 비트를 왼쪽에서 오른쪽으로 시프팅함으로써 얻을 수 있다. 즉, 정류 인터벌의 1/2m퍼센트의 마스킹 타임을 얻고자 한다면, 단지 카운터의 m비트를 라이트 시프트(right shift)함으로써 얻을 수 있다.
예를 들어, 제16도에 도시되어 있듯이, 센터 포인트로부터 1/16정류 인터벌만큼까지 마스크하고자 한다고 가정해보자.
먼저, 상기한 모델 추종형 디지탈 각 지연 회로(10)를 통해 센터 포인트 신호(지연 신호)를 얻고 나면, 모델 레퍼런스 카운터의 상위 4비트 즉, A7,A6,A5,A4를 라이트 시프팅한다. 모델 레퍼런스 카운터(제1카운터)의 상위 4비트와 모델 추종 카운터(제2카운터)의 하위 4비트 즉, A7과 B3, A6과 B2, A5과 B1, A4과 B0를 배타-부정 논리합한다. 그 다음 제2카운터(80)의 3비트 즉, B6, B5, B4와 모델 레퍼런스 카운터(70) 비트 A7, A6, A5의 배타-부정 논리합된 출력을 취해서 상기한 모든 출력이 디세이블 신호(disable)와 함께 다입력 NAND 게이트(218)를 통해서 출력됨으로써, 결과적으로 정류 인터벌의 1/2부터 (1/2+1/16)까지의 마스킹 타임을 얻을 수 있게 된다.
그러나, 상기한 설명은 단지 하나의 예를 들어 설명한 것 뿐이다. 사실상, 본 발명을 적용한 모델 추종형 디지탈 마스킹 회로는, 사용자에게 개개인이 사용하는 응용 회로에 최적하다고 생각하는 서로 다른 마스킹 타임을 선택할 수 있도록 해준다. 많은 경우에는, 정류를 하기 직전에 짧게 마스킹을 하기 때문이다. 그리고, 앞에서 설명한 것처럼 단지 제1, 제2카운터의 디지탈 비트를 시프팅하여 서로 다르게 조합함으로써 쉽게 마스킹 타임을 결정할 수 있다.
다음으로, 상기한 마스킹 타임 발생기(21,22)를 통해 출력되는 마스킹 신호(masking1,masking2)를 입력으로 받아, 실제로 마스킹을 수행하는 디지탈 마스킹 회로에 대해서 설명하기로 한다.
제18도는 본 발명의 실시예에 따른 디지탈 마스킹 실행 회로(23)를 나타낸 회로도이고, 제19도는 디 래치 회로(231∼233)의 입, 출력 관계를 나타낸 진리표이고, 제20도는 제18도에 도시된 디지탈 마스킹 실행 회로의 타이밍도이다.
제18도에 도시되어 있듯이, 상기한 마스킹 신호(masking1,masking2)의 논리합된 신호는, 상기 위상 선택기(60)로부터 출력되는 신호와 함께 AND 게이트(234∼236)의 입력이 된다.
마스킹 타임동안 디지탈 마스킹 신호에 의해서, 상기 디 래치회로(231∼233)의 인에이블 입력(EN)은 '로우'로 세트된다. 따라서, 상기 디 래치 회로(231∼233)의 입력이 무엇이든지 상관없이(don't care condition) 출력(Q)은 인에이블 입력(EN)이 '로우'로 세팅되기 전의 출력(Q0)을 유지함으로써, 마스킹을 수행하게 된다.
다시 말하면, 스위칭에 의해 유발될 수 있는 잘못된 제로-크로스가 역기전력 제로-크로스로부터 래치되고 제거되는 것이다.
마스킹 타임이 끝나면, 상기 디 래치 회로(231∼233)의 출력은 래치 상태로부터 해제된다. 따라서, 인에이블 입력(EN)이 '하이'가 되어 디 채리 회로(231∼233)의 입력이 바뀌면, 출력(Q)도 입력에 따라서 바뀌게 된다. 그리고, 상기 디 래치 회로(231∼233)의 각 출력(Q)이 배타-논리합됨으로써, 제로-크로스가 출력된다.
상기한 디 래치 회로의 동작 상태가 되도록 제19도에 도시된 디 래치 회로의 진리표에 잘 나타나 있다.
또, 앞에서 설명한 바와 같이, 상기 디지탈 마스킹 실행 회로(23)로부터 출력되는 역기전력의 제로-크로스 검출 파형과 제로-크로스 검출후에 상기 센터 포인트 검출기(11,12)에 의해서 발생되는 지연 신호의 파형과 지연 신호 발생후에 곧 발생되는 마스킹 신호의 파형이 제20도의 타이밍도에 잘 나타나 있다.
또, 상기한 모델 추종형 디지탈 마스킹 회로(20)와 디지탈 각 지연 회로(10)는, 동일한 두개의 카운터(70,80)의 카운팅 결과를 나누어 사용하기 때문에, 서로 동반 관계를 유지하며 동작한다고 볼 수 있다.
다음으로, 모델 추종형 디지탈 소프트 스위칭 회로(30)에 대해서 설명하기로 한다.
제21도는 본 발명의 실시예에 따른 모델 추종형 디지탈 소프트 스위칭 회로를 나타낸 회로도이다.
제21도에 도시되어 있는 것처럼, 본 발명의 실시예에 따른 모델 추종형 소프트 스위칭 회로는, 센터 포인트 전에 위치한 정류의 시작점(start point)을 검출하는 시작점 검출부(31)와 센터 포인트 후에 위치한 정류의 마지막점인 확장점(extended point)을 검출하는 확장점 검출부(32)로 구성되어 있어, 검출된 시작점부터 확장점까지 연속적으로 스위칭을 함으로써, 소프트 스위칭이 가능하도록 설계된 회로이다.
단, 여기서 센터 포인트와 시작점 그리고 화장점이 대칭을 이룰 때 올바른 소프트 스위칭이 가능해진다.
그러면, 한가지 예를 들어 본 발명의 실시예에 따른 모델 추종형 소프트 스위칭 회로의 동작에 대해서 구체적으로 설명하기로 한다.
예를 들어, 소프트 스위칭을 센터 포인트 전 정류 인터벌의 12/256되는 지점(1/2-15/256)을 시작점으로 시작해서, 센터 포인트 후 정류 인터벌의 15/256되는 지점(1/2+15/256)까지 확장해서 한다고 가정해보자.
먼저, 앞에서 설명한 것처럼, 모델 레퍼런스 카운터(70)의 한 비트를 시프트 라이트함을써 정류 인터벌의 1/2되는 센터 포인트를 얻은 후에, 시프트된 카운트 비트의 하위 4비트를 제외한 나머지 비트와 모델 추종 카운터(80) 비트, 즉 A7과 B6, A6과 B5, A5과 B4를 각각 입력으로 받아, EX-NOR 게이트(311∼313)에 의해서 배타-부정 논리합함으로써, 정류 인터벌의 (1/2-15/256)되는 소프트 스위칭의 시작점 신호를 얻을 수 있다.
다음으로, 상기 모델 레퍼런스 카운터(70)의 4비트(A7∼A4)를 최하위 비트로 시프트 라이트함으로써, 센터 포인트로부터 확장되는 스위칭 타임을 얻게 된다.
마지막으로, 모델 레퍼런스 카운터(70)의 시프트된 비트와 모델 추종 카운터 비트(80) 즉, A7과 B3, A6과 B2, A5과 B1, A4과 B0를 배타-부정 논리합하고, 모델 추종 카운터의 나머지 비트 B6과 A7, B5과 A6, B4과 A5를 배타-부정 논리합함으로써 정류 인더벌의 (1/2+15/256)되는 확장점 신호를 얻을 수 있게 된다.
상기한 시작점과 확장점은 사용되는 응용 회로에 따라서, 사용자가 최적의 시간이라고 생각하는 바에 따라 변화할 수 있으며, 그러한 변화는 단지 모델 레퍼런스 카운터의 비트 시프팅을 조절함으로써 가능해진다. 또, 상기한 경우는 제1카운터(70)가 모델 레퍼런스가 된 경우이고, 제2카운터(80)가 모델 레퍼런스가 된 경우는 상기한 바와 동일한 방법으로 제2카운터(80)의 비트를 시프트 라이트 함으로써 가능해진다.
이렇게 확장된 스위칭 타임을 조정함으로써 전류 변화비를 제어할 수 있고, 그로 인해 스위칭으로 유발될 수 있는 노이즈와 스너버 회로를 줄일 수 있다.
지금까지 앞에서 설명한 모델 추종형 디지탈 각 지연 회로, 디지탈 마스킹 회로 및 디지탈 소프트 스위칭 회로는 결국 하나의 하드웨어로 구현될 수 있는데 그 점이 제22도와 제23도에 도시되어 있다.
제22도는 본 발명의 실시예에 따른 제2카운터가 제1카운터를 추종하는 경우의 센터 포인트 검출기, 디지탈 마스킹 타임 발생기 및 디지탈 소프트 스위칭 회로를 나타낸 상세 회로도이고, 제23도는 본 발명의 실시예에 따른 제1카운터가 제2카운터를 추종하는 경우의 센터 포인트 검출기, 디지탈 마스킹 타임 발생기 및 디지탈 소프트 스위칭 회로를 나타낸 상세 회로도이다.
마지막으로, 본 발명의 실시예에 따른 모델 추종형 정류 회로의 제어 방법에 대해서 설명하기로 한다.
먼저, 본 발명의 실시예에 따른 모델 추종형 정류 회로에서 사용되는 각 시프트 레지스터와 제2카운터(80)를 클리어하고, 모델 레퍼런스 카운터인 제1카운터(70)의 모든 비트를 논리 '1'로 세팅함으로써 초기화한다(S10).
다음으로 카운터 클릭을 온(on)시킴으로써 제2카운터(80)가 카운팅을 시작하도록 한다(S20). 제2카운터(80)에 의해서 센터 포인트의 검출 여부를 판단하여 센터 포인트가 검출되지 않았으면 카운팅을 계속한다(S30).
제2카운터(80)에 의해서 센터 포인트가 검출되었으면, 정류와 마스킹을 시작한다(S40). 마스킹 타임이 끝났는지를 검출하여 끝나지 않았으면 마스킹을 계속한다(S50).
마스킹 타임이 끝났으면 제1 또는 제2카운터를 리세트한다(S60). 새로운 제로-크로스의 검출 여부를 판단한다(S70). 제로-크로스가 검출되지 않았으면 오버플로의 발생 여부를 판단하여 발생하지 않았으면 제로-크로스의 검출 여부를 판단하는 단계로 돌아간다(S80).
오버플로가 발생했으면 카운터 클럭을 변조하고 센터 포인트의 검출 여부를 판단하는 단계로 돌아간다(S90). 제로-크로스가 검출되었으면 하강연 또는 상승연인가 판단하여 하강연도 상승연도 아니면 이를 계속 판단한다(S100).
제로-크로스의 하강연이거나 상승연이면 제2 또는 제1카운터(80,70)의 카운팅을 정지한다(S110). 제2카운터(80)가 카운팅을 정지하면 제1카운터(70)가 다시 카운팅을 시작하고, 제1카운터(70)가 카운팅을 정지하면 제2카운터(80)가 다시 카운팅을 시작한다(S120).
다음으로, 스피드 록-업(Speed Lock-up)되었는가 판단하여 스피드 록-업되지 않았으면 센터 포인트의 검출 여부를 판단하는 단계로 돌아간다(S130). 스피드 록-업되었으면 소프트 스위칭을 수행하고 정류와 마스킹을 수행하는 단계로 돌아간다(S140).
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 모델 추종형 정류 회로의 효과는, 스핀들 모터를 구동하기 위한 정류 회로를 제어하는데 있어서, 온-라인과 실시간의 최적의 정류 지연 시간을 발생시키고, 디지탈 각 지연 회로와 결합되어 있는 두개의 카운터를 통해서 위상 정류 후에 잡음 신호 때문에 잘못 인식되는 오류의 제로-크로스 포인트를 마스킹하며, 모터 구동 출력단의 턴-오프시간을 제어함으로써 소프트 스위칭이 가능하도록 하였고, 또한 저항, 캐패시터에 의해 시상수가 고정된 지연 회로와 같은 외부 구성 소자의 사용을 피하여 개별적인 모터 응용 회로에 따라서 가능한 최적의 토크와 노이즈 감소를 가능하게 할 수 있도록 지연 각을 선택할 수 있는 자유로움과 유연성을 사용자에게 제공하도록 설계된 것이다.

Claims (43)

  1. 모터 회전시 발생하는 역기전력의 정류 인터벌을 카운팅하는 N-비트의 제1, 제2카운터와; 상기 제1, 제2카운터로부터 카운팅된 결과를 통하여 정류를 위한 최적의 스위칭 포인트인 센터 포인트를 검출해서 제1, 제2지연 신호를 발생시켜 제1, 제2센터 포인트 검출기와; 상기 센터 포인트 검출기로부터 출력되는 신호를 입력으로 받아, 다음의 정류 포인트를 지정하기 위한 타이밍 신호를 발생시켜 출력하는 정류 타이밍 발생기와; 상기 정류 타이밍 발생기로부터 출력되는 신호를 입력으로 받아, 모터의 구동 출력단에 공급할 여섯가지 상태의 정류 순차 신호를 발생시키는 모델 추종형 정류 신호 발생기로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  2. 제1항에 있어서, 상기한 제1센터 포인트 검출기는, 상기 제1카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 A1과 B0, A2과 B1, . . . A(N-1)과 B(N-2)를 각각 입력으로 받아, 제2카운터가 제1카운터 카운팅 결과의 절반(센터 포인트)를 카운팅했을 때 신호를 출력하는 (N-1)개의 하프 카운팅 검출 수단과; 상기 각 하프 카운팅 검출 수단의 출력과 인에이블 신호를 입력으로 받아, 제로-크로스 포인트로부터 검출된 센터 포인트까지 전기각을 지연시키기 위한 제1지연 신호를 발생시켜 출력하는 지연 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  3. 제1항에 있어서, 상기 제2센터 포인트 검출기는, 상기 제2카운터가 모델 레퍼런스인 경우, 제1, 제2카운터 비트 B1과 A0, B2과 A1, . . . B(N-1)과 A(N-2)를 각각 입력으로 받아, 제1카운터가 제2카운터 카운팅 결과의 절반을 카운팅했을 때 신호를 출력하는 (N-1)개의 하프 카운팅 검출 수단과; 상기 각 하프 카운팅 검출수단의 출력과 인에이블 신호를 입력으로 받아, 제로-크로스 포인트로부터 검출된 센터 포인트까지 전기각을 지연시키기 위한 제2지연 신호를 발생시켜 출력하는 지연 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  4. 제1항에 있어서, 상기한 정류 타이밍 발생기는, 상기 제1, 제2센터 포인트 검출기로부터 출력되는 신호의 논리합된 신호를 입력으로 받고, 상기 제1, 제2카운터에 공급되는 것과 동일한 내부 클럭 신호를 입력으로 받아, 입력된 내부 클럭 신호에 동기된 정류 타이밍 신호를 발생시키는 디 플립플롭으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  5. 제2 또는 제3항에 있어서, 상기한 하프 카운팅 검출 수단은, EX-NOR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  6. 제2 또는 제3항에 있어서, 상기한 지연 신호 발생 수단은, 다입력 AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  7. 제5항에 있어서, 상기한 EX-NOR 게이트의 기능은, 마이컴 명령에 의해 소프트웨어적으로도 구현이 가능한 것을 특징으로 하는 모델 추종형 디지탈 각 지연 회로.
  8. 모터 회전시 발생하는 역기전력의 정류 인터벌을 카운팅하는 N-비트의 제1, 제2카운터와; 증폭된 역기전력을 각각 비반전 입력으로 받고, 공통 전압(Common) 전압을 각각 반전 입력으로 받아, 역기전력의 전압 레벨을 12V에서 5V의 논리 레벨로 바꾸어 출력하는 비교기와; 입력된 정류 신호의 위상을 선택하여 출력하는 위상 선택기와; 상기 제1, 제2카운터 비트를 입력으로 받아, 입력된 비트 신호를 조합하여 제1, 제2디지탈 마스킹 타임 신호를 발생시켜 출력하는 제1, 제2디지탈 마스킹 타임 발생기와; 상기 디지탈 마스킹 타임 발생기, 위상 선택기 및 비교기로부터 출력되는 신호를 입력으로 받아, 입력된 마스킹 타임동안 마스킹을 하고, 제로-크로스 신호를 발생시켜 출력하는 디지탈 마스킹 실행 회로로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  9. 제8항에 있어서, 상기한 제1디지탈 마스킹 타임 발생기는, 상기 제1카운터가 모델 레퍼런스이고 정류 인터벌의 1/2∼1/2+1/n 구간동안 마스킹하고자 하는 경우, 제1, 제2카운터 비트 A5과 B4, A6과 B5, A7과 B6 그리고 A4과 B0, A5과 B1, A6과 B2, A7과 B3을 각각 입력으로 받아, 마스킹 타임을 설정하는 마스킹 타임 설정 수단과; 상기 각 마스킹 타임 설정 수단의 출력과 디세이블 신호를 입력으로 받아, 제1마스킹 신호를 발생시켜 출력하는 마스킹 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  10. 제8항에 있어서, 상기한 제2디지탈 마스킹 타임 발생기는, 상기 제2카운터가 모델 레퍼런스이고 정류 인터벌의 1/2∼1/2+1/n 구간동안 마스킹하고자 하는 경우, 제1, 제2카운터 비트 B5과 A4, B6과 A5, B7과 A6 그리고 B4과 A0, B5과 A1, B6과 A2, B7과 A3을 각각 입력으로 받아, 마스킹 타임을 설정하는 마스킹 타임 설정 수단과; 상기 각 마스킹 타임 설정 수단의 출력과 디세이블 신호를 입력으로 받아, 제2마스킹 신호를 발생시켜 출력하는 마스킹 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  11. 제8항에 있어서, 상기한 마스킹 실행 회로는, 상기 위상 선택기로부터 출력되는 신호를 각각 하나의 입력으로 받고, 상기 디지탈 마스킹 타임 발생기로부터 출력되는 제1, 제2마스킹 신호의 논리합된 신호를 다른 하나의 공통 입력으로 받아, 마스킹 제어 신호를 발생시켜 출력하는 마스킹 제어 신호 발생 수단과; 상기 각 마스킹 제어 신호 발생 수단의 출력을 각각 인에이블 입력으로 받고, 상기 각 비교기의 출력을 각각 입력으로 받아, 입력된 인에이블 입력에 따라서 마스킹 기능을 수행하는 마스킹 수단과; 상기 마스킹 수단의 각 출력을 입력으로 받아, 제로-크로스 신호를 발생시켜 출력하는 제로-크로스 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  12. 제9 또는 제10항에 있어서, 상기한 마스킹 타임 설정 수단의 입력은, 마스킹 타임의 변화에 따라서 바뀌는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  13. 제9 또는 제10항에 있어서, 상기한 마스킹 타임 설정 수단은, EX-NOR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  14. 제9 또는 제10항에 있어서, 상기한 마스킹 신호 발생 수단은, 다입력 NAND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  15. 제11항에 있어서, 상기한 마스킹 제어 신호 발생 수단은, AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  16. 제11항에 있어서, 상기한 마스킹 수단은, 디 래치 회로로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  17. 제11항에 있어서, 상기한 제로-크로스 신호 발생 수단은, EX-OR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 마스킹 회로.
  18. 모터 회전시 발생하는 역기전력 정류 인터벌을 카운팅하는 N-비트의 제1, 제2카운터와; 센터 포인트 전에 위치한 정류이 시작점을 검출하는 시작점 검출부와; 센터 포인트 후에 위치한 정류의 마지막점인 확장점을 검출하는 확장점 검출부와; 상기 시작점 검출부와 확장점 검출부의 출력을 입력으로 받아, 검출된 시작점에서부터 확장점까지의 제어 구간에 신호를 발생시켜 출력하는 제어 신호 발생 수단과; 상기 제어 신호 발생 수단의 출력과 스피드 록-업 신호를 입력으로 받아, 소프트_스위칭 신호를 발생시켜 출력하는 소프트-스위칭 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  19. 제18항에 있어서, 상기한 시작점 검출부는, 상기 제1카운터가 모델 레퍼런스이고 시작점을 정류 인터벌의 1/2-1/n되는 지점으로 설정하는 경우, 제1, 제2카운터 비트 A7과 B6, A6과 B5, A5과 B4를 각각 두 입력으로 받아, 시작점을 설정하는 시작점 설정 수단과; 상기 각 시작점 설정 수단의 각 출력을 입력으로 받아, 정류의 시작점 신호를 발생시켜 출력하는 시작점 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  20. 제18항에 있어서, 상기한 확장점 검출부는, 상기 제1카운터가 모델 레퍼런스이고 확장점을 정류 인터벌의 1/2+1/n되는 지점으로 설정하는 경우, 제1, 제2카운터 비트 A7과 B6, A6과 B5, A5과 B4 그리고 A7과 B3, A6과 B2, A5과 B1, A4과 B0를 각각 두 입력으로 받아, 확장점을 설정하는 확장점 설정 수단과; 상기 각 확장점 설정 수단의 각 출력을 입력으로 받아, 정류의 확장점 신호를 발생시켜 출력하는 확장점 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  21. 제18항에 있어서, 상기한 제어 신호 발생 수단은, OR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  22. 제18항에 있어서, 상기한 소프트-스위칭 신호 발생 수단은, AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  23. 제19 또는 제20항에 있어서, 상기한 시작점 설정 수단 및 확장점 설정 수단은, EX-NOR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  24. 제19 또는 제20항에 있어서, 상기한 시작점 신호발생 수단 및 확장점 신호발생 수단은, AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 디지탈 소프트 스위칭 회로.
  25. 모터 회전시 발생하는 역기전력의 정류 인터벌을 카운팅하는 N-비트의 제1, 제2카운터와; 상기 제1, 제2카운터의 카운팅 결과를 사용하여, 제로-크로스 포인트의 검출후에 디지탈 각을 지연시켜 최적의 스위칭 포인트(센터 포인트)를 검출하여 지연 신호를 출력하는 모델 추종형 디지탈 각 지연 회로와; 위상 정류 후에 잘못 인식된 제로-크로스를 마스킹하는 모델 추종형 디지탈 마스킹 회로와; 모터의 구동 출력단에 있는 스위칭 소자의 턴-온/오프 시간을 제어함으로써 즉, 센터 레퍼런스 축으로 생각될 수 있는 센터 포인트 전의 특정 시작점에서부터 센터 포인트 후의 확장점까지 연속적인 소프트 스위칭 작업을 통해서 전류의 변화비를 줄이고, 스파이크등으로 인해 유발되는 파워 라인으로의 재순환 전류를 막으며, 스너버 회로의 사용을 감소시키는 모델 추종형 소프트 스위칭 회로와; 6-비트 시프트 레지스터로 구성되어 있어, 모터의 구동 출력단에 공급할 여섯가지 상태의 정류 순차 신호를 발생시키는 모델 추종형 정류 신호 발생기와; 증폭된 역기전력과 공통 전압을 입력으로 받아, 역기전력의 전압 레벨을 12V에서 5V의 논리 레벨로 바꾸어 출력하는 비교기와; 상기 모델 추종형 정류 신호 발생기로부터 출력된 정류 신호를 입력으로 받아, 입력된 신호의 위상을 선택하여 상기 모델 추종형 디지탈 마스킹 회로로 출력하는 위상 선택기와; 상기 제1, 제2카운터가 상기 모델 추종형 디지탈 마스킹 회로로부터 입력받은 제로-크로스의 상승연과 하강연에서 각각 번갈아가며 동작할 수 있도록 카운터 클럭 신호를 제어하는 제1, 제2카운터 클럭 제어기와; 모터 기동시 낮은 회전수로 인해, 정류 인터벌을 길게 함으로써 유발될 수 있는 카운터 오버플로(포화) 현상으로 인해 오동작하지 않도록 보호하기 위한 제1, 제2오버플로 보호 회로와; 상기 제1 또는 제2카운터에 오버플로 발생시 m-비트 시프트 카운터를 통해서, 제1 또는 제2카운터 클럭을 1/2, 1/4, ... , 1/2m배로 분주함으로써, 클럭을 변조시켜 출력하는 카운터 클럭 변조기로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  26. 제25항에 있어서, 상기한 제1오버플로 보호 회로는, 상기 제1카운터 비트 A(N-1)∼A1을 각각 하나의 입력으로 받고, 논리 '1'을 다른 하나의 공통 입력으로 받아, 제1카운터의 오버플로 발생 여부를 검출하는 오버플로 발생 검출 수단과; 상기 각 오버플로 발생 검출 수단의 출력을 입력으로 받아, 제1오버플로 보호 신호를 발생시켜 출력하는 오버플로 보호 신호 발생 수단과; 상기 오버플로 보호 신호 발생 수단 출력의 반전된 신호를 발생시켜 출력하는 인버터로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  27. 제25항에 있어서, 상기한 제2오버플로 보호 회로는, 상기 제2카운터 비트 B(N-1)∼B1을 각각 하나의 입력으로 받고, 논리 '1'을 다른 하나의 공통 입력으로 받아, 제2카운터의 오버플로 발생 여부를 검출하는 오버플로 발생 검출 수단과; 상기 각 오버플로 발생 검출 수단의 출력을 입력으로 받아, 제2오버플로 보호 신호를 발생시켜 출력하는 오버플로 보호 신호 발생 수단과; 상기 오버플로 보호 신호 발생 수단 출력의 반전된 신호를 발생시켜 출력하는 인버터로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  28. 제26 또는 제27항에 있어서, 상기한 오버플로 발생 검출 수단은, AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  29. 제26 또는 제27항에 있어서, 상기한 오버플로 보호 신호 발생 수단은, 다입력 AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  30. 제25항에 있어서, 상기 제1카운터 클럭 제어기는, 상기 제로-크로스 검출부(편의상 상기 모델 추종형 디지탈 마스킹 회로, 위상 선택기 및 비교기로 구성된 부분을 지칭하는 것으로 한다.)로부터 출력되는 제로-크로스의 하강연 신호와 그 반전된 신호를 각각 두 입력으로 받아, 입력된 제로-크로스의 '액티브-로우'인 구간동안 '액티브-하이'의 논리 게이트 구동 신호를 출력하는 제1게이트 구동 신호 발생 수단과; 상기 제1게이트 구동 신호 발생 수단의 출력을 입력으로 받고, 상기 내부 클럭 신호를 클럭 입력으로 받아, 입력된 내부 클럭 신호에 동기된 게이트 구동 신호를 발생시켜 출력하는 제2게이트 구동 신호 발생 수단과; 상기 제로-크로스 신호와 제2오버플로 보호 회로의 출력을 입력으로 받아, 제로-크로스 신호가 '액티브-로우'이거나 제2카운터에 오버플로가 발생하지 않았을 때, 인에이블 신호를 출력하는 제1인에이블 신호 발생 수단과; 상기 제2게이트 구동 신호 발생 수단의 출력과 상기 제1인에이블 신호 발생 수단의 출력을 입력으로 받아, 제로-크로스의 '액티브-로우'인 구간동안 인에이블 신호를 발생시켜 출력하는 제2인에이블 신호 발생 수단과; 상기 제2인에이블 신호 발생 수단의 출력, 상기 내부 클럭 신호 및 상기 제1오버플로 보호 회로로부터 출력되는 신호의 반전된 신호를 입력으로 받아, 상기 제1카운터의 클럭 입력으로 들어갈 클럭 신호를 발생시켜 출력하는 제1카운터 클럭 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  31. 제25항에 있어서, 상기한 제2카운터 클럭 제어기는, 상기 제로-크로스 검출부로부터 출력되는 제로-크로스의 상승연 신호와 그 반전된 신호를 각각 두 입력으로 받아, 입력된 제로-크로스의 '액티브-하이'인 구간동안 '액티브-하이'의 논리 게이트 구동 신호를 출력하는 제1게이트 구동 신호 발생 수단과; 상기 제1게이트 구동 신호 발생 수단의 출력을 입력으로 받고, 상기 내부 클럭 신호를 클럭 입력으로 받아, 입력된 내부 클럭 신호에 동기된 게이트 구동 신호를 발생시켜 출력하는 제2게이트 구동 신호 발생 수단과; 상기 제2게이트의 구동 신호 발생 수단의 출력과 상기 제1오버플로 보호 회로로부터 출력되는 신호를 입력으로 받아, 제로-크로스 신호가 '액티브-하이'이거나 제1카운터에 오버플로가 발생했을 때, 인에이블 신호를 출력하는 인에이블 신호 발생 수단과; 상기 인에이블 신호 발생 수단의 출력, 상기 내부 클럭 신호 및 상기 제2오버플로 보호 회로로부터 출력되는 신호의 반전된 신호를 입력으로 받아, 상기 제2카운터의 클럭 입력으로 들어갈 클럭 신호를 발생시켜 출력하는 제2카운터 클럭 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  32. 제30 또는 제31항에 있어서, 상기한 제1게이트 구동 신호 발생 수단은, RS 플립플롭으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  33. 제30 또는 제31항에 있어서, 상기한 제2게이트 구동 신호 발생 수단은, 디 플립플롭으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  34. 제30항에 있어서, 상기한 제1인에이블 신호 발생 수단은, NAND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  35. 제30항에 있어서, 상기한 제2인에이블 신호 발생 수단은, AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  36. 제31항에 있어서, 상기한 인에이블 신호 발생 수단은, OR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  37. 제30 또는 제31항에 있어서, 상기한 제1, 제2카운터 클럭 신호 발생 수단은, 3입력 AND 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  38. 제25항에 있어서, 상기한 카운터 클럭 변조기는, 상기 제1, 제2오버플로 보호 회로의 출력을 각각 두 입력으로 받아, 제1 또는 제2카운터의 오버플로를 검출하는 제1, 제2오버플로 검출 수단과; 상기 제1오버플로 검출 수단의 출력 신호와 그 반전된 신호를 각각 두 입력으로 받아, 제1 또는 제2카운터에 오버플로가 발생했을 때 트리거 신호를 발생시키는 제1트리거 신호 발생 수단과; 상기 제1트리거 신호 발생 수단의 출력을 입력으로 받고, 상기 내부 클럭 신호를 클럭 입력으로 받아, 입력된 내부 클럭 신호에 동기된 트리거 신호를 발생시켜 출력하는 제2트리거 신호 발생 수단과; 상기 제2트리거 신호 발생 수단의 출력과 상기 내부 클럭 신호를 입력으로 받아, 입력된 두 신호가 모두 '하이'일 때 최종 트리거 신호를 발생시켜 출력하는 제3트리거 신호 발생 수단과; 상기 제3트리거 신호 발생 수단의 출력을 클럭 입력으로 받아, 입력된 클럭 신호를 1/2, 1/4, ... , 1/2m로 분주하여 출력하는 m-비트 시프트 카운터와; 상기 제2오버플로 검출 수단의 출력을 클럭 입력으로 받아, 상기 시프트 레지스터의 각 출력단을 선택하기 위한 카운트 기능을 수행하는 선택 수단과; 상기 시프트 카운터의 각 출력단 신호, 상기 선택 수단의 각 출력단 신호 및 상기 제2오버플로 검출 수단의 출력을 입력으로 받아, 제1 또는 제2카운터의 오버플로 발생시 변조된 클럭 신호를 선택하여 출력하는 변조된 클럭 신호 발생 수단으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  39. 제38항에 있어서, 상기한 제1, 제2오버플로 검출 수단은, OR 게이트로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  40. 제38항에 있어서, 상기한 m-비트 시프트 카운터는, 바로 앞단의 출력을 클럭 입력으로 받아, 분주 기능을 수행하여 출력하는 m개의 티 플립플롭으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  41. 제38항에 있어서, 상기한 선택 수단은, 바로 앞단의 출력을 클럭 입력으로 받아, 상기 m-비트 시프트 카운터의 각 출력단을 선택하기 위한 카운팅 기능을 수행하는 다수개의 티 플립플롭으로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로.
  42. 제25항에 있어서, 상기한 N-비트의 제1, 제2카운터 대신에 하나의 N-비트 카운터와 하나의 래치 회로의 사용으로도 구현이 가능한 것을 특징으로 하는 모델 추종형 정류 회로.
  43. 모델 추종형 정류 회로에서 사용되는 각 시프트 레지스터와 제2카운터(80)를 클리어하고, 모델 레퍼런스 카운터인 제1카운터(70)의 모든 비트를 논리 '1'로 세팅함으로써 초기화하는 단계(S10)와; 카운터 클럭을 온(on)시킴으로써 제2카운터(80)가 카운팅을 시작하도록 하는 단계(S20)와; 제2카운터(80)에 의해서 센터 포인트의 검출 여부를 판단하여 센터 포인트가 검출되지 않았으면 카운팅을 계속하는 단계(S30)와; 제2카운터(80)에 의해서 센터 포인트가 검출되었으면, 정류와 마스킹을 수행하는 단계(S40)와; 마스킹 타임이 끝났는지의 여부를 검출하여 끝나지 않았으면 마스킹을 계속하는 단계(S50)와; 마스킹 타임이 끝났으면 제1 또는 제2카운터를 리세트하는 단계(S60)와; 새로운 제로-크로스의 검출 여부를 판단하는 단계(S70)와; 제로-크로스가 검출되지 않았으면 오버플로의 발생 여부를 판단하여 오버플로가 발생하지 않았으면 제로-크로스의 검출 여부를 판단하는 단계로 돌아가는 단계(S80)와; 오버플로가 발생했으면 카운터 클럭을 변조하고 센터 포인트의 검출 여부를 판단하는 단계로 돌아가는 단계(S90)와; 제로-크로스가 검출되었으면 하강연 또는 상승연인가 판단하여 하강연도 상승연도 아니면 이를 계속 판단하는 단계(S100)와; 제로-크로스의 하강연이거나 상승연이면 제2 또는 제1카운터(80,70)의 카운팅을 정지하는 단계(S110)와; 제2카운터(80)가 카운팅을 정지하면 제1카운터(70)가 다시 카운팅을 시작하고, 제1카운터(70)가 카운팅을 정지하면 제2카운터(80)가 다시 카운팅을 시작하는 단계(S120)와; 스피드 록-업(Speed Lock-up)되었는가 판단하여 스피드 록-업되지 않았으면 센터 포인트의 검출 여부를 판단하는 단계로 돌아가는 단계(S130)와; 스피드 록-업되었으면 소프트 스위칭을 수행하고 정류와 마스킹을 수행하는 단계로 돌아가는 단계(S140)로 이루어져 있는 것을 특징으로 하는 모델 추종형 정류 회로의 제어 방법.
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