KR0154846B1 - 로그 스케일 감쇠량 검출회로 - Google Patents

Abstract

이 발명은 로그 스케일 감쇠량 검출회로에 관한 것으로서, 더욱 상세하게 말하자면, 일정수의 증폭기를 사용하여 아나로그 신호의 적은 감쇠량도 검출하여 디지탈 데이타로 표시할 수 있는 로그 스케일 감쇠량 검출회로에 관한 것이다.

최초의 아나로그 입력은 주기성 파형이기 때문에 피크 검출 회로(1)를 통하여 아나로그 기준 전압의 양극 부분으로 구성된 평평한 직류성 신호로 바뀌어진다.

상기 직류성 신호는 최초에 증폭 회로(2)의 증폭기를 거치지 않고 스위칭 회로(3)를 통해 비교 회로(4)로 입력된다. 즉 최초 입력 신호는 M개로 나뉘어진 비교 회로(4)에서 최하위 레벨 비교기의 출력값이 0이 되면 스위치는 최초 아나로그 신호에 M배에 해당하는 만큼 증폭을 하고, 상기 증폭된 값이 비교 회로(4)의 다음 입력값이 된다. 만약 증폭 회로(2)의 증폭기가 N개라면 분별할 수 있는 가장 작은 값은 입력 신호의 -20logM^N+1데시벨이 되고, N번까지 반복하여 얻을 수 있다. 그리고 플래시형 아나로그 디지탈 변환기와는 다르게 비교기의 출력이 바로 매핑되는 것이 아니라 [M×(N＋1)－N]개로 분해됨으로 이에 맞는 디지탈 비트수로 매핑된다. 따라서, 필요한 비교기의 수도 2^N-1개가 아닌 M-1개가 된다. 결국, 비교기의 수는 지수적으로 증가하는 것이 아니라, 곱셈기와 연관하여 적당한 수로 조절할 수 있는 것이다.

Description

로그 스케일 감쇠량 검출회로

제1도는 이 발명의 실시예에 따른 로그 스케일 감쇠량 검출 회로의 상세회로도이다.

이 발명은 로그 스케일 감쇠량 검출회로에 관한 것으로서, 더욱 상세하게 말하자면, 일정수의 증폭기를 사용하여 아나로그 신호의 적은 감쇠량도 검출하여 디지탈 데이타로 표시할 수 있는 로그 스케일 감쇠량 검출회로에 관한 것이다.

감쇠(Attenuation)란 데이타를 어느 지점에서 다른 지점으로 전송할때 신호 크기의 감소를 나타내는 일반적인 현상을 나타낸다.

일정 신호를 선로상에 전송함으로써 발생하는 감쇠 현상은 신호를 전송하는데 있어서 불가피하게 발생하는 현상이며, 이러한 감쇠 현상을 최소화하는 것이 이상적이지만 전송 선로가 장거리화되고 전송 신호 주파수가 증가하게 되면 감쇠량을 최소화하기 위해서는 시설비가 큰폭으로 증가하는 등의 어려움이 따른다.

따라서 선로가 장거리화되고 전송 신호 주파수가 증가하여 원하는 전송 지점까지 원래의 데이타가 전송되지 못한다고 판단될 경우에는 선로 중간에 전송 신호를 보상하는 증폭기를 설치하여 신호를 전송하도록 한다.

이렇게 전송 신호를 수신단에서 입력받아 고유 신호량에 비하여 신호가 얼마나 감쇠되었는가를 검출하는 장치가 로그 스케일 감쇠량 검출회로이다.

종래의 로그 스케일 감쇠량 검출 회로는, 디지탈 아나로그 변환기를 포함하고 있는 아나로그 디지탈 변환기를 사용하므로써 집적 회로로 구현을 할 경우 회로의 구성이 복잡해지는 단점이 있다.

또한 플래시(FLASH)형 아나로그 디지탈 변환기를 사용하여 구성을 하게 되면 상기와 같이 디지탈 아나로그 변환기와 같은 회로의 구성이 없이도 데이타의 변환이 가능하며 빠르고 구조가 간단하다는 장점이 있다.

그러나 데이타 신호의 비트수가 증가함에 따라 비교기의 수가 지수적으로 증가하여야 하며 그에 따른 저항의 수도 증가한다는 단점이 있다. 또한 로그형으로 데이타를 변환할 경우에는 가장 큰 값의 저항과 가장 작은 저항값의 차이가 너무커서 집적 회로에서의 구현이 어려운 단점이 있다.

따라서 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 하나의 단일 집적 회로로서, 비교기 앞단에 다중 증폭기를 구성하여 적은 수의 비교기와 작은 차이의 저항을 가지고 원하는 로그형 감쇠 데이타를 얻을 수 있는 로그 스케일 감쇠량 검출회로를 제공하기 위한 것이다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은,

아나로그 신호를, 입력받아 상기 아나로그 신호의 피크치를 검출하여 출력하는 피크 검출 회로와,

상기 피크 검출 회로의 피크 검출 신호를 입력받아, 다단계의 증폭도를 갖도록 하고 상기 피크 검출 회로에서 출력하는 상기 피크치를 다단계로 증폭하여, 증폭된 신호를 출력하는 증폭 회로와,

상기 증폭 회로에서 다단계로 증폭되어 출력하는 신호를 제어 신호에 따라 일정 증폭도를 갖는 신호를 선택하여 출력하도록 하는 스위칭 회로와,

상기 스위칭 회로를 통하여 상기 증폭 회로에서 출력하는 신호를 로그 스케일을 갖도록, 기준 전압을 저항 분배하여, 저항비에 의한 기준값을 상기 신호와 비교하여 하이, 로우레벨의 디지탈 신호를 출력하는 다수의 비교기로 이루어진 비교 회로와,

상기 비교 회로에서 출력하는 일단의 디지탈 신호를 일정 논리로 함수화하여 최종적으로 로그 스케일의 감쇠량을 디지탈 데이타 신호로 표현하여 출력하는 매핑 회로와,

상기 매핑 회로의 출력 신호인 감쇠량이 0이 될 경우에 증폭도를 증가하도록 상기 스위칭 회로를 제어하는 제어 신호를 출력하는 스위치 선택회로로 이루어진다.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 상세히 설명한다.

도면은 이 발명의 실시예에 따른 로그 스케일 감쇠량 검출 회로의 개략도이다.

첨부한 도면에 도시되어 있듯이, 이 발명의 실시예에 따른 로그 스케일 감쇠량 검출 회로의 구성은,

아나로그 신호(Si)를, 입력받아 상기 아나로그 신호의 피크치를 검출하여 출력하는 피크 검출 회로(1)와,

상기 피크 검출 회로(1)의 피크 검출 신호를 입력받아, 다단계의 증폭도를 갖도록 하고 상기 피크 검출 회로(1)에서 출력하는 상기 피크치를 다단계로 증폭하여, 증폭된 신호를 출력하는 증폭 회로(2)와,

상기 증폭 회로(2)에서 다단계로 증폭되어 출력하는 신호를 제어 신호에 따라 일정 증폭도를 갖는 신호를 선택하여 출력하도록 하는 스위칭 회로(3)와,

상기 스위칭 회로(3)를 통하여 상기 증폭 회로(2)에서 출력하는 신호를 로그 스케일을 갖도록, 기준 전압(Vref)을 저항 분배하여, 저항비에 의한 기준값을 상기 신호와 비교하여 하이, 로우레벨의 디지탈 신호를 출력하는 다수의 비교기로 이루어진 비교 회로(4)와,

상기 비교 회로(4)에서 출력하는 일단의 디지탈 신호를 일정 논리로 함수화하여 최종적으로 로그 스케일의 감쇠량을 디지탈 데이타 신호(D0)로 표현하여 출력하는 매핑 회로(6)와,

비교 회로(4)의 최하위 레벨의 출력이 0이 될 경우에 증폭도를 증가하도록 상기 스위칭 회로를 제어하는 제어 신호를 출력하는 스위치 선택회로(5)로 이루어진다.

상기한 구성에 의한, 이 발명의 실시예에 따른 로그 스케일 감쇠량 검출회로의 작용은 다음과 같다.

이 발명은 종래와 마찬가지로 플래시형 아나로그 디지탈 변환기로 작용하는 비교 회로(4)를 사용한다. 그러나 종래에서 처럼 아나로그 신호가 비교기의 한쪽 입력으로 바로 들어가는 것이 아니라, N개의 증폭기를 갖는 증폭 회로(2)와, 상기 증폭 회로(2)의 출력을 선택적으로 스위칭하여 비교 회로(4)로 출력하도록 하는 스위칭 회로(3)를 거치게 된다.

최초의 아나로그 입력은 주기성 파형이기 때문에 피크 검출 회로(1)를 통하여 아나로그 기준 전압의 양극 부분으로 구성된 평평한 직류성 신호로 바뀌어진다.

상기 직류성 신호는 최초에 증폭 회로(2)의 증폭기를 거치지 않고 스위칭 회로(3)를 통해 비교 회로(4)로 입력된다.

즉 최초 입력 신호는 M개로 나뉘어진 비교 회로(4)에서 최하위 레벨 비교기의 출력값이 0이 되면 스위치는 최초 아나로그 신호에 M배에 해당하는 만큼 증폭을 하고, 상기 증폭된 값이 비교 회로(4)의 다음 입력값이 된다. 만약 증폭 회로(2)의 증폭기가 N개라면 분별할 수 있는 가장 작은 값은 입력 신호의 -20logM^N+1데시벨이 되고, N번까지 반복하여 얻을 수 있다.

그리고 플래시형 아나로그 디지탈 변환기와는 다르게 비교기의 출력이 바로 매핑되는 것이 아니라 [M×(N＋1)－N]개로 분해됨으로 이에 맞는 디지탈 비트수로 매핑된다. 따라서, 필요한 비교기의 수도 2^N-1개가 아닌 M-1개가 된다.

결국, 비교기의 수는 지수적으로 증가하는 것이 아니라, 곱셈기와 연관하여 적당한 수로 조절할 수 있는 것이다.

비교 회로(4)의 출력값은 논리치 1 또는 0으로 표시되고, 0이면 스위치 선택회로(5)는 최초 신호에 한개의 곱셈기를 거친 출력이 비교 회로(4)에 입력되도록 스위칭 회로(3)의 스위치를 선택한다. 이와 동시에 매핑 회로(6)에 비교기의 두번째 출력임을 알려준다. 만약 입력 신호가 분해할 수 있는 가장 작은 값이 -20logM^N+1데시벨이면 N번 반복하여 얻을 수 있다. 그리고 N번 반복한 후에 마지막 비교 회로(4)의 값이 0이면 아나로그 신호의 감쇠 정도가 가장 작은 값보다 크다는 것을 나타낸다.

예를 들어 M값을 8로 하고 N값을 2로 했을 경우, 두개의 증폭기를 가진 증폭 회로(2)가 필요하고, M-1=7개의 비교기를 가진 비교 회로가 필요하다. 그러므로 최대 -20log8²⁺¹=54 데시벨까지 분해가 가능하며 이에 따른 경우의 수는 [M×(N＋1)－N]=22 이므로 4비트까지 변환시킬 수 있다. 비교회로(4)의 저항값은 마지막 저항의 경우 전체값의 1/8로 하고 나머지는 54/21=2.58 데시벨 간격으로 구분하여 7개의 저항값을 결정한다. 그러므로 이 회로는 54데시벨까지 감쇠를 2.5 데시벨 간격으로 표시할 수 있다. 만약 이 회로에 비교기를 4개 더 추가시키면, 즉 M=12이면 65 데시벨까지 감쇠를 1.96 데시벨 간격으로 5비트의 디지탈 데이타로 표시할 수 있다.

종래의 플래시형 아나로그 디지탈 변환기를 이용하여 상기 로그 스케일 감쇠량 검출회로를 구성한다면 31개의 성능이 우수한 비교기와 1/1000정도의 저항비를 가져야 한다.

동일한 선로상이더라도 아나로그 신호의 주파수가 바뀌면 감쇠량이 다르므로, 즉 그때 그때 변환하는 아나로그 신호에 대한 매핑을 할 경우에는 주파수 정보와 비교 회로(4)의 출력을 앤드 결합하면 된다.

M값을 8로 하고 N값을 2로 했을 경우에는 다음의 표와 같은 특성을 갖도록 매핑을 하도록 한다.

표1에서 제7비교기가 0데시벨이 되면, 첫번째 증폭기를 동작시켜 표2와 같이 감쇠량을 검출하고, 표2에서 제7비교기가 0데시벨이 되면 두번째 증폭기를 동작시켜 표3과 같이 감쇠량을 검출하고, 감쇠량이 54.2데시벨 이상이 되면 검출할 수 있는 한계를 벗어난다.

다음의 표4는 M값을 8로 하고 N값을 2로 했을 경우에 변환 데이타를 감쇠량으로 나타낸 것이다.

이상에서와 같이 이 발명의 실시예에서, 비교 회로(4) 앞단에 직렬로 구성된 다단의 증폭기를 구성하고 비교기의 출력이 0레벨로 될 경우 증폭기를 동작시켜 입력되는 아나로그 신호를 증폭시켜, 상기 증폭시킨 신호를 가지고 비교 회로(4)의 출력을 구하는 단계를 여러 단계로 하여 집적 회로 구성할 경우 회로의 구성이 간단해지는 효과가 있으며, 따라서 감쇠량 검출 속도도 증가하는 효과가 있으며 입력 아나로그 신호의 주파수가 바뀌어도 쉽게 매핑이 가능한 효과를 가진 로그 스케일 감쇠량 검출회로를 제공할 수 있다.

이 발명의 이러한 효과는 신호 감쇠량 검출 회로 분야에 이용될 수 있다.

Claims (4)

1. 아나로그 신호를, 입력받아 상기 아나로그 신호의 피크치를 검출하여 출력하는 피크 검출 회로와, 상기 피크 검출 회로의 피크 검출 신호를 입력받아, 다단계의 증폭도를 갖도록 하고 상기 피크 검출 회로에서 출력하는 상기 피크치를 다단계로 증폭하여, 증폭된 신호를 출력하는 증폭 회로와, 상기 증폭 회로에서 다단계로 증폭되어 출력하는 신호를 제어 신호에 따라 일정 증폭도를 갖는 신호를 선택하여 출력하도록 하는 스위칭 회로와, 상기 스위칭 회로를 통하여 상기 증폭 회로에서 출력하는 신호를 로그 스케일을 갖도록, 기준 전압을 저항 분배하여, 저항비에 의한 기준값을 상기 신호와 비교하여 하이, 로우레벨의 디지탈 신호를 출력하는 다수의 비교기로 이루어진 비교 회로와, 상기 비교 회로에서 출력하는 일단의 디지탈 신호를 일정 논리로 함수화하여 최종적으로 로그 스케일의 감쇠량을 디지탈 데이타 신호로 표현하여 출력하는 매핑 회로와, 상기 비교 회로의 최하위 레벨의 출력이 0이 될 경우에 증폭도를 증가하도록 상기 스위칭 회로를 제어하는 제어 신호를 출력하는 스위치 선택회로로 이루어지는 것을 특징으로 하는 로그 스케일 감쇠량 검출회로.
2. 제1항에 있어서, 상기 피크 검출 회로는, 입력되는 아나로그 신호의 양극 첨부의 직류성 신호로 변환시키는 것을 특징으로 하는 로그 스케일 감쇠량 검출회로
3. 제1항에 있어서, 상기 증폭 회로의 각 증폭기의 증폭도를 M이라고 하고, 상기 증폭기의 수를 N이라고 했을때 상기 비교 회로의 비교기수는 M-1개로 되는 것을 특징으로 하는 로그 스케일 감쇠량 검출회로.
4. 제3항에 있어서, 상기 증폭도 M과 상기 증폭기의 수 N에 따라 모두 [M×(N＋1)－N]의 경우의 수를 갖는 것을 특징으로 하는 로그 스케일 감쇠량 검출회로.

   5. 제3항에 있어서, 상기 증폭도 M과 상기 증폭기의 수 N에 따라 최대 -20logM^N+1데시벨까지 분해가 가능하도록 하는 것을 특징으로 하는 로그 스케일 감쇠량 검출회로.