KR0152723B1 - Plesiochronous digital hierarchy multiplexing device - Google Patents
Plesiochronous digital hierarchy multiplexing deviceInfo
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Abstract
본 발명의 유사 동기식 디지털 계위 다중화 장치는 유럽식 계위의 DS-1E 신호를 북미식 계위의 DS-2 신호로 변환하는 것이다.The pseudo-synchronous digital hierarchy multiplexing apparatus of the present invention converts the DS-1E signal of the European hierarchy into the DS-2 signal of the North American hierarchy.
본 발명은 유럽식 계위의 2.048Mbps의 DS-1E 신호 3개를 북미식 계위의 6.312Mbps의 DS-2 신호로 다중화하여 북미식 계위의 6.123Mbps의 DS-2 신호를 북미식 계위의 44.734Mbps의 DS-3 신호로 변환하는 DS-3 신호로 변환하는 DS-3 변환소자에 입력시킬 수 있도록 함으로써 북미식 계위의 DS-2 신호와 유럽식 계위의 DS-1E 신호를 함께 다중화한 DS-2급 신호와 같이 다중화되어 북미식 계위의 DS-3 신호로 전송할 수 있도록 하는 것으로서 제어신호 발생부(21)의 출력신호에 따라 직렬 데이터 변환부(22)가 유럽식 계위의 2.048Mbps의 DS-1E 신호를 직렬 데이터로 변환하고, 제어신호 발생부(21)가 발생한 FAW 신호 및 직렬 데이터 변환부(22)의 출력신호를 멀티플렉서(23)가 선택적으로 출력한다.The present invention multiplexes three DS-1E signals of 2.048 Mbps in the European style to 6.312 Mbps DS-2 signals in the North American style, so that the DS-2 signals of 6.123 Mbps in the North American style are 44.734 Mbps in the North American style. DS-2 level signal obtained by multiplexing the DS-2 signal of the North American level and the DS-1E signal of the European level by allowing input to a DS-3 conversion element that converts a -3 signal into a DS-3 signal. In this case, the multiplexed data is transmitted to the DS-3 signal of the North American style, and according to the output signal of the control signal generator 21, the serial data converter 22 transmits the 2.048Mbps DS-1E signal of the European style to the serial data. The multiplexer 23 selectively outputs the FAW signal generated by the control signal generator 21 and the output signal of the serial data converter 22.
Description
제1도의 (a)(b)는 일반적인 북미식 및 유럽식 계위를 보인 도면.(A) and (b) of FIG. 1 show a typical North American and European hierarchy.
제2도는 본 발명의 다중화 장치의 전체 구성을 보인 블록도.2 is a block diagram showing the overall configuration of the multiplexing apparatus of the present invention.
제3도는 본 발명의 다중화 장치의 상세도.3 is a detailed view of the multiplexing apparatus of the present invention.
제4도의 (a)∼(c)는 제3도의 제어신호 발생부의 동작 파형도.4A to 4C are operation waveform diagrams of the control signal generator of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 제어신호 발생부 22 : 직렬 데이터 변환부21: control signal generator 22: serial data converter
23 : 멀티플렉서 211 : FAW 발생/8진 카운터23: multiplexer 211: FAW generation / decimal counter
212 : 60진 카운터 213 : 13진 카운터212: 60-degree counter 213: 13-degree counter
214 : 오버헤드 발생부 215,225∼227,232,233 : 앤드 게이트214: overhead generating unit 215,225 to 227,232,233: and gate
221∼223,235 : 플립플롭 224 : 3진 카운터221 to 223,235 flip-flop 224 ternary counter
228,234 : 오아 게이트 FAEN : FAW 인에이블 신호228,234: Oa gate FAEN: FAW enable signal
DSEN : 출력 인에이블 신호 CH1, CH2, CH3: 유럽식 계위 DS-1E 신호DSEN: Output enable signal CH 1 , CH 2 , CH 3 : European-style DS-1E signal
OH : 오버헤드 신호 CLK : 클럭신호OH: Overhead signal CLK: Clock signal
본 발명은 유사 동기식 디지털 계위(Plesiochronous Digital Hierarhy) 중에서 유럽식 계위의 DS-1E 신호를 북미식 계위의 DS-2 신호로 변환하는 디지털 계위 다중화 장치에 관한 것이다.The present invention relates to a digital level multiplexing apparatus for converting a DS-1E signal of a European level into a DS-2 signal of a North American level among Plesiochronous Digital Hierarhy.
일반적으로 유사 동기식 디지털 계위는 북미식과 유럽식으로 구분된다.In general, pseudosynchronous digital ranks are divided into North American and European styles.
북미식은 제1도의 (a)에 도시된 바와 같이 DS-2 변환소자(1), DS-3 변환소자(2) 및 DS-4E 변환소자(3)를 순차적으로 연결하여 1.544Mbps의 DS-1E 신호를 6.123Mbps의 DS-2 신호, 44.734Mbps의 DS-3 신호 및 DS-4E 신호로 계층 다중화 및 역다중이 이루어진다.In the North American style, as shown in FIG. 1A, the DS-1E, DS-3E, and DS-4E converters 3 are sequentially connected to each other. The signal is hierarchically multiplexed and demultiplexed into a DS123 signal at 6.123Mbps, a DS-3 signal at 44.734Mbps, and a DS-4E signal.
그리고 유럽식은 제1도의 (b)에 도시된 바와 같이 DS-2E 변환소자(11), DS-3E 변환소자(12), DS-4E 변환소자(13) 및 DS-5E 변환소자(14)를 순차적으로 연결하여 2.048Mbps의 DS-1E 신호를 8.448Mbps의 DS-2 신호, DS-3 신호, DS-4 신호 및 DS-5E 신호로 계층 다중화 및 역다중이 이루어진다.In addition, the European system uses the DS-2E converter 11, the DS-3E converter 12, the DS-4E converter 13 and the DS-5E converter 14 as shown in FIG. By sequentially connecting, 2.048Mbps DS-1E signal is hierarchically multiplexed and demultiplexed into 8.448Mbps DS-2 signal, DS-3 signal, DS-4 signal and DS-5E signal.
이러한 북미식 계위신호 및 유럽식 계위신호는 각기 동일한 방식에서만 계층 다중화 및 역다중이 이루어지고 있는 것으로 북미식 계위신호를 유럽식 계위신호로 계위신호로 계층 다중화 및 역다중할 수 없었고, 유럽식 계위신호를 북미식 계위신호로 계층 다중화 및 역다중할 수 없었다.The North American hierarchical signal and the European hierarchical signal have been hierarchically multiplexed and demultiplexed only in the same manner, and the hierarchical multiplexing and demultiplexing of the North American hierarchical signal to the European hierarchical signal was not possible. Equation signal could not be hierarchical multiplexing and demultiplexing
또한 대분분의 전송장치는 북미식 계위에 있는 DS-3 신호로 전송을 하고 있으나, 기존의 B 채널 및 2B+D 채널에 사용되는 계위신호는 북미식 계위신호인 1.544Mbps의 DS-1E 신호에서 유럽식 계위신호인 2.048Mbps의 DS-1E를 채택하고 있는 추세이다.In addition, most transmitters transmit DS-3 signals in North American hierarchy. However, the conventional hierarchical signals used for B and 2B + D channels are based on the 1.544 Mbps DS-1E signal. The trend is to adopt DS-1E of 2.048Mbps, which is a European level signal.
그러므로 유럽식 계위신호의 2.048Mbps의 DS-1E 신호를 북미식 계위신호로 다중화할 필요가 있을 뿐만 아니라 북미식 계위의 DS-3 신호에는 북미식 계위신호 및 유럽식 계위신호를 혼용할 필요가 없다.Therefore, it is not only necessary to multiplex the 2.048Mbps DS-1E signal of the European level signal to the North American level signal, but also the North American level signal and the European level signal need not be mixed with the DS-3 signal of the North American level signal.
따라서 본 발명의 목적은 유럽식 계위의 2.048Mbps의 DS-1E 신호 3개를 북미식 계위의 6.312Mbps의 DS-2 신호로 다중화하여 북미식 계위의 6.123Mbps의 DS-2 신호를 북미식 계위의 44.734Mbps의 DS-3 신호로 변환하는 DS-3 변환소자에 입력시킬 수 있도록 함으로써 북미식 계위의 DS-2 신호와 유럽식 계위의 DS-1E 신호를 함께 다중화한 DS-2급 신호와 같이 다중화되어 북미식 계위의 DS-3 신호로 전송할 수 있도록 하는 유사 동기식 디지털 계위 다중화 장치를 제공하는데 있다.Accordingly, an object of the present invention is to multiplex three DS48E signals of 2.048 Mbps in the European style to 6.312 Mbps DS-2 signals in the North American style, so that the DS-2 signals of 6.123 Mbps in the North American style are 44.734. It can be input to a DS-3 conversion device that converts a DS-3 signal of Mbps into a North American-based DS-2 signal and a European-based DS-1E signal. It is to provide a pseudo-synchronous digital hierarchy multiplexing device that can transmit the DS-3 signal of the electronic hierarchy.
이러한 목적을 가지는 본 발명은 유럽식 계위의 2.048Mbps의 DS-1E 신호를 직렬 데이터로 변환하고, 멀티플렉서를 통해 북미식 계위의 6.312Mbps의 DS-2급 신호로 출력한다.The present invention having this purpose converts the 2.048Mbps DS-1E signal of the European level into serial data, and outputs the DS-2 level signal of 6.312Mbps of the North American level through a multiplexer.
유럽식 계위의 DS-1E 신호의 속도는 2.048Mbps이므로 3개의 DS-1E 신호의 속도는 2.048Mbps × 3 = 6.144Mbps이다. 그리고 북미식 계위의 DS-2 신호의 속도는 6.312Mbps이고, 1 프레임의 속도는 8Kbps이므로 1 프레임당 할당되는 데이터는 6.312Mbps ÷ 8Kbps = 789비트가 된다.The European-style DS-1E signal is 2.048 Mbps, so the three DS-1E signals are 2.048 Mbps × 3 = 6.144 Mbps. The rate of DS-2 signal in North American style is 6.312Mbps and 1 frame rate is 8Kbps, so the data allocated per frame is 6.312Mbps ÷ 8Kbps = 789 bits.
그러므로 본 발명에서는 789비트로 설정한다.Therefore, in the present invention, it is set to 789 bits.
그리고 유럽식 계위의 DS-1E 신호 3개의 속도 6.144Mbps를 8Kbps의 프레임 속도로 전송할 경우에 6.144Mbps ÷ 8Kbps = 768비트만 전송하면 된다.And when transmitting 6.144 Mbps of three DS-1E signals of European level at the frame rate of 8 Kbps, only 6.144 Mbps ÷ 8 Kbps = 768 bits need be transmitted.
789비트를 789비트로 전송하게 되면, 789비트 - 768비트 = 21비트의 여유가 생기는 것으로 본 발명에서는 21비트 중에서 FAW 8비트 및 13개의 서브 프레임의 시작에 1비트의 오버헤드(overhead) 비트를 설정하는 프레임으로 구성한다.When 789 bits are transmitted as 789 bits, there is a margin of 789 bits-768 bits = 21 bits. According to the present invention, an overhead bit of 1 bit is set at the start of FAW 8 bits and 13 subframes among 21 bits. It consists of frames.
이하, 첨부된 제2도 내지 제4도의 도면을 참조하여 본 발명의 유사 동기식 디지털 계위 다중화 장치를 상세히 설명한다.Hereinafter, a pseudo-synchronous digital hierarchy multiplexing apparatus of the present invention will be described in detail with reference to the accompanying drawings of FIGS. 2 to 4.
제2도는 본 발명의 다중화 장치의 전체 구성을 보인 블록도이다. 이에 도시된 바와 같이 FAW 신호를 발생함과 아울러 FAW 인에이블 신호(FAEN) 및 출력 인에이블 신호(DSEN)를 발생하는 제어신호 발생부(21)와, 상기 제어신호 발생부(21)가 발생한 출력 인에이블 신호(DSEN)에 따라 인에이블되면서 유럽식 계위 DS-1E 신호(CH1, CH2, CH3)를 6.312Mbps의 클럭신호(CLK1)에 따라 직렬 데이터로 변환하는 직렬 데이터 변환부(22)와, 상기 제어신호 발생부(21)가 발생한 FAW 인에이블 신호(FAEN)에 따라 상기 FAW 신호 및 상기 직렬 데이터 변환부(22)의 출력신호를 선택하여 6.312Mbps의 클럭신호(CLK)에 따라 출력하는 멀티플렉서(23)로 구성하였다.2 is a block diagram showing the overall configuration of the multiplexing apparatus of the present invention. As shown therein, the control signal generator 21 generates a FAW signal and generates a FAW enable signal FAEN and an output enable signal DSEN, and an output generated by the control signal generator 21. Serial data converter 22 that is enabled according to the enable signal DSEN and converts the European-level DS-1E signals CH 1 , CH 2 , and CH 3 into serial data according to the clock signal CLK 1 of 6.312 Mbps. ) And an output signal of the FAW signal and the serial data converter 22 according to the FAW enable signal FAEN generated by the control signal generator 21 and according to a clock signal CLK of 6.312 Mbps. It consists of the multiplexer 23 which outputs.
그리고 제3도는 본 발명의 다중화 장치의 상세도이다. 이에 도시된 바와 같이 제어신호 발생부(21)는, FAW 신호 및 FAW 인에이블 신호(FAEN)를 발생하는 FAW 발생/8진 카운터(211)와, 상기 FAW 발생/8진 카운터(211)의 출력신호를 60진 카운트하는 60진 카운터(212)와, 상기 60진 카운터(212)의 출력신호를 13진 카운트하여 상기 FAW 발생/8진 카운터(211)에 입력시키는 13진 카운터(213)와, 상기 60진 카운터(212) 및 13진 카운터(213)의 출력신호에 따라 오버헤드 신호(OH)를 발생하는 오버헤드 발생부(214)와, 상기 FAW 발생/8진 카운터(211)가 출력하는 FAW 인에이블 신호(FAEN) 및 오버헤드 발생부(214)가 출력하는 오버헤드 신호(OH)를 논리 곱하여 출력 인에이블 신호(DSEN)를 발생하는 앤드 게이트(215)로 구성하였다.3 is a detailed view of the multiplexing apparatus of the present invention. As shown in the drawing, the control signal generator 21 outputs a FAW generation octal counter 211 and a FAW generation octal counter 211 that generate a FAW signal and a FAW enable signal FAEN. A 60-degree counter 212 for counting a 60-degree signal, a 13-degree counter 213 for counting an output signal of the 60-degree counter 212 and inputting the FAW generation / octal counter 211; The overhead generation unit 214 for generating an overhead signal OH according to the output signals of the 60-degree counter 212 and the 13-degree counter 213 and the FAW generation / octal counter 211 outputs the output. The AND gate 215 generating the output enable signal DSEN by logically multiplying the FAW enable signal FAEN and the overhead signal OH output by the overhead generator 214 is configured.
직렬 데이터 변환부(22)는, 출력 인에이블 신호(DSEN)에 따라 인에이블 되고 클럭신호(CLK)에 따라 유럽식 계위 DS-1E 신호 (CH1)(CH2)(CH3)를 각기 출력하는 플립플롭(221)(222)(223)과, 클럭신호(CLK)를 3진 카운트하는 3진 카운터(224)와, 상기 플립플롭(221)(222)(223)의 출력신호를 3진 카운터(224)의 출력단자(Q0)(Q1)(Q2)의 신호와 각기 논리 곱하는 앤드 게이트(225)(226)(227)와, 상기 앤드 게이트(225)(226)(227)의 출력신호를 논리 합하는 오아 게이트(228)로 구성하였다.The serial data converter 22 is enabled according to the output enable signal DSEN and outputs the European-level DS-1E signal CH 1 (CH 2 ) (CH 3 ) according to the clock signal CLK, respectively. The flip-flops 221, 222, and 223, the ternary counter 224 for ternary counting the clock signal CLK, and the output signals of the flip-flops 221, 222, and 223 are ternary counters. AND gates 225, 226 and 227 which are logically multiplied with signals of the output terminals Q 0 and Q 1 and Q 2 of 224, and the AND gates 225, 226 and 227, respectively. The OR gate 228 is configured to logically sum the output signals.
멀티플렉서(23)는, FAW 인에이블 신호((FAEN)에 따라 선택적으로 동작되어 각기 FAW 신호 및 제어신호 발생부(22)의 출력신호를 출력하는 앤드 게이트(232)(233)와, 상기 앤드 게이트(232)(233)의 출력신호를 놀리 합하는 오아 게이트(234)와, 상기 오아 게이트(234)의 출력신호를 클럭신호(CLK)에 따라 출력하는 플립플롭(235)으로 구성하였다.The multiplexer 23 is selectively operated according to the FAW enable signal (FAEN), and outputs the AND gates 232 and 233 for outputting output signals of the FAW signal and the control signal generator 22, respectively. An ora gate 234 for summing the output signals of (232) and 233, and a flip-flop 235 for outputting the output signal of the ora gate 234 according to the clock signal CLK.
이와 같이 구성된 본 발명의 유사 동기식 디지털 계위 다중화 장치는 제어신호 발생부(21)의 FAW 발생/8진 카운터(211)가 FAW 인에이블 신호(FAEN)를 발생함과 아울러 제4도의 (a)에 도시된 바와 같이 FAW 신호를 발생 예를 들면, '11000011'로 FAW 신호를 발생한다.In the quasi-synchronous digital hierarchy multiplexing apparatus of the present invention configured as described above, the FAW generation octal counter 211 of the control signal generator 21 generates the FAW enable signal FAEN and is shown in FIG. As shown in the figure, the FAW signal is generated.
FAW 발생/8진 카운터(211)의 출력신호는, 8카운트 서브 프레임을 위한 60진 카운터(212) 및 13개의 서브 프레임을 위한 13진 카운터(213)에서 순차적으로 60진 및 13진 카운트되고, 60진 카운터(212) 및 13진 카운터(213)의 출력신호에 따라 오버헤드 발생부(214)가 제4도의 (b)에 도시된 바와 같이 오버헤드 신호(OH)를 발생한다.The output signal of the FAW generation / octal counter 211 is sequentially counted in hex and hex in an hex counter 212 for eight count subframes and a hex counter 213 for thirteen subframes, The overhead generator 214 generates the overhead signal OH in accordance with the output signals of the 60-degree counter 212 and the 13-degree counter 213.
오버헤드 발생부(214)가 발생한 오버헤드 신호(OH)는 앤드 게이트(215)에서 FAW 인에이블 신호(FAEN)와 논리 합되어 제4도의 (c)에 도시된 바와 같이 출력 인에이블 신호(DSEN)를 발생하게 된다.The overhead signal OH generated by the overhead generator 214 is logically summed with the FAW enable signal FAEN at the AND gate 215 to output the output enable signal DSEN as shown in FIG. ) Will occur.
이와 같이 제어신호 발생부(21)가 발생한 출력 인에이블 신호(DSEN)는 직렬 데이터 변환부(22)의 플립플롭(221∼223) 및 3진 카운터(224)의 인에이블 단자(EN)에 인가되므로 플립플롭(221∼223) 및 3진 카운터(224)가 모두 인에이블되어 정상 동작하게 된다.The output enable signal DSEN generated by the control signal generator 21 is applied to the flip-flops 221 to 223 of the serial data converter 22 and the enable terminal EN of the ternary counter 224. Therefore, the flip-flops 221 to 223 and the ternary counter 224 are both enabled to operate normally.
그러면, 플립플롭(221∼223)은 입력단자(D)에 인가되는 유럽식 계위 DS-1E 신호(CH1, CH2, CH3)를 클럭단자(CK)에 인가된느 6.312Mbps의 클럭신호(CLK1)에 따라 출력단자(Q)로 출력하여 앤드 게이트(225∼227)에 인가되고, 카운터(224)는 6.312Mbps의 클럭신호(CLK1)를 3진 카운트하여 출력단자(Q0∼Q2)로 출력하게 된다.Then, the flip-flops 221 to 223 have a clock signal of 6.312 Mbps applied to the clock terminal CK with the European-level DS-1E signals CH 1 , CH 2 , and CH 3 applied to the input terminal D. CLK 1 is outputted to output terminal Q and applied to AND gates 225 to 227. Counter 224 ternary counts 6.312 Mbps clock signal CLK 1 to output terminals Q 0 to Q. 2 )
3진 카운터(224)의 출력신호는 앤드 게이트(225∼227)에 인가되므로 앤드 게이트(225∼227)는 플립플롭(221∼223)의 출력신호 및 3진 카운터(224)의 출력신호를 각기 논리 곱하여 출력하며, 앤드 게이트(225∼227)의 출력신호는 오아 게이트(228)를 통해 논리 합되어 직렬 데이타로 출력된다.Since the output signal of the ternary counter 224 is applied to the AND gates 225 to 227, the AND gates 225 to 227 respectively output the output signals of the flip-flops 221 to 223 and the output signals of the ternary counter 224. Logically multiply and output, and the output signals of the AND gates 225 to 227 are logically summed through the OR gate 228 and output as serial data.
이와 같이 제어신호 발생부(21)의 FAW 발생/8진 카운터(211)가 출력하는 FAW 신호는 멀티플렉서(23)의 앤드 게이트(232)에 인가되고, 직렬 데이타 변환부(22)의 오아 게이트(228)에서 출력되는 직렬 데이터는 멀티플렉스(23)의 앤드 게이트(233)에 인가되며, 또한 제어신호 발생부(21)의 FAW 발생/8진 카운터(211)가 출력하는 FAW 인에이블 신호(FAEN)가 앤드 게이트(233)가 인가됨과 아울러 인버터(231)를 통해 반전되어 앤드 게이트(232)에 인가된다.In this way, the FAW signal output from the FAW generation octal counter 211 of the control signal generator 21 is applied to the AND gate 232 of the multiplexer 23, and the OR gate of the serial data converter 22 is applied. The serial data output from the 228 is applied to the AND gate 233 of the multiplex 23 and the FAW enable signal FAEN output by the FAW generation octal counter 211 of the control signal generator 21. In addition to the AND gate 233 being applied, the inverter is inverted through the inverter 231 and applied to the AND gate 232.
그러므로 앤드 게이트(232)(233)는 선택적으로 동작되면서 FAW 신호 및 직렬 데이터를 출력 즉, FAW 인에이블 신호(FAEN)가 저전위일 경우에는 앤드게이트(232)가 동작하여 FAW 신호를 출력하고, FAW 인에이블 신호(FAEN)가 고전위일 경우에는 앤드 게이트(233)가 동작하여 직렬 데이터 변환부(22)의 직렬 데이타를 출력하게 된다.Therefore, the AND gates 232 and 233 are selectively operated to output FAW signals and serial data, that is, when the FAW enable signal FAEN has a low potential, the AND gate 232 operates to output FAW signals. When the FAW enable signal FAEN has a high potential, the AND gate 233 operates to output serial data of the serial data converter 22.
이와 같이 앤드 게이트(232)(233)가 선택적으로 동작되면서 출력하는 FAW 신호 및 직렬 데이터는 오아 게이트(234)에서 논리 합되고, 플립플롭(235)에서 클럭신호(CLK)에 따라 6.312Mbps의 북미식 계위 DS-2 신호로 출력된다.In this way, the FAW signal and the serial data outputted while the AND gates 232 and 233 are selectively operated are logically summed at the OR gate 234, and a North America of 6.312 Mbps according to the clock signal CLK at the flip-flop 235. Output as an equation-level DS-2 signal.
이상에서와 같이 본 발명은 유럽식 계위의 2.048Mbps DS-1E 신호를 북미식 계위의 6.312Mbps DS-2 신호로 다중화함으로써 주로 북미식 DS-3으로 되어 있는 전송장치에 유럽식 DS-1E 신호를 전송할 수 있어 VOD, 협대역 ISDN 및 디지털 전화망 등의 서비스를 수행할 수 있다.As described above, the present invention can transmit the European DS-1E signal to a transmission device mainly made of North American DS-3 by multiplexing the 2.048 Mbps DS-1E signal of the European hierarchy with the 6.312 Mbps DS-2 signal of the North American hierarchy. Services such as VOD, narrowband ISDN, and digital telephone networks.
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| KR1019950018342A KR0152723B1 (en) | 1995-06-29 | 1995-06-29 | Plesiochronous digital hierarchy multiplexing device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0152723B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246999B1 (en) * | 1997-03-13 | 2000-03-15 | 윤종용 | Apparatus for generating frame pulse for multiplexing of ds-1e signal |
-
1995
- 1995-06-29 KR KR1019950018342A patent/KR0152723B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004488A (en) | 1997-01-29 |
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