KR930007132B1 - Apparatus for multing a data - Google Patents
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Abstract
Description
제1도는 본 발명의 구성을 나타내는 기능블럭도.1 is a functional block diagram showing the configuration of the present invention.
제2도는 송신 프레임 비트삽입기의 동작에 따른 따른 시타이밍도.2 is a timing diagram according to an operation of a transmission frame bit inserter.
제3도는 송신 채널 타이밍 발생기에서 발생되는 채널 페이즈 및 채널선택신호 타이밍도.3 is a channel phase and channel selection signal timing diagram generated in a transmission channel timing generator.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
101 : 송신 프레임 비트 삽입기 102 : 스크램블러101: transmission frame bit inserter 102: scrambler
103 : 경보비트 삽입기 104 : 송신 채널 타이밍 발생기103: alarm bit inserter 104: transmission channel timing generator
본 발명은 데이타 다중장치에 관한 것으로, 여러 채널을 단순다중화하는 데이타 다중장치에 관한 것이다.The present invention relates to a data multiplexer, and more particularly, to a data multiplexer that multiplexes multiple channels.
종래의 데이타 다중장치는 데이타의 전송효율을 높이기 위해 여러 채널을 고속으로 다중화하는 방법을 사용해 왔고 이에 관한 실현 방법도 다양하며 특히 CCITT에서는 저속데이타의 다중화 방법을 X.50을 통하여 권고하고 있다.Conventional data multiplexing devices have used a method of multiplexing multiple channels at high speed in order to increase data transmission efficiency, and various implementation methods thereof are also available. In particular, CCITT recommends a low-speed data multiplexing method through X.50.
본 발명은 CCITT X.50권고에 따른 다중 엔벨로프 구조에 따라 다중화를 실현하는 회로를 구성하여 채널인터페이스가 쉽고 다양하게 수요될 수 있도록 하며 이를 PGA(Programable Gate Array)화하여 단일칩을 실현하는 데이타 다중장치를 제공함을 그 목적으로 두고 있다.The present invention configures a circuit that realizes multiplexing according to the multi-envelope structure according to CCITT X.50 recommendation so that the channel interface can be easily and variously demanded, and this can be realized by using PGA (Programmable Gate Array) to realize data multiplexing. It is an object of the present invention to provide a device.
상기 목적을 달성하기 위하여 안출된 본 발명은, 시스템 클럭(8Kbps)을 입력받아 프레임 비트 패턴과 송신채널의 위치를 매칭시키기 위한 채널 페이즈 신호와 채널선택신호를 발생시키는 송신채널 타이밍 발생수단과, 상기 송신채널 타이밍 발생수단에 입력되는 시스템 클럭(8Kbps)을 입력받아 스트램블링하여 프레임 패턴을 생성하여 출력하는 스크램블링 수단과, 상기 스크램블링 수단에서 출력하는 프레임 패턴신호에 경보비트를 삽입시켜 출력하는 경보비트 삽입수단, 및 외부로부터 입력되는 송신 채널데이타와, 시스템 클럭(8Kbps, 64Kbps), 상기 경보비트 삽입수단을 통해 출력되는 프레임 패턴을 입력받아 상기 시스템 클럭(64Kbps)에 동기된 다중화된 송신 데이타를 출력하는 송신 프레임 비트 삽입 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a transmission channel timing generating means for receiving a system clock (8 Kbps) and generating a channel phase signal and a channel selection signal for matching a frame bit pattern with a position of a transmission channel; Scrambling means for generating and outputting a frame pattern by receiving the system clock (8Kbps) input to the transmission channel timing generating means, and an alarm bit for inserting and outputting an alarm bit into the frame pattern signal output from the scrambling means. Inserting means, and receiving the transmission channel data input from the outside, the system clock (8Kbps, 64Kbps), the frame pattern output through the alarm bit inserting means and outputs the multiplexed transmission data synchronized with the system clock (64Kbps) And transmission frame bit insertion means.
이하 첨부된 제1도 내지 제3도를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.
제1도는 본 발명의 구성을 나타내는 기능블럭도이고, 제2도는 본 발명의 일실시예에 따른 시스템 클럭 및 데이타 타이밍도이고, 제3도는 송신 채널 타이밍 발생기에서 발생되는 채널 페이즈 및 채널선택신호 타이밍도이다.1 is a functional block diagram showing a configuration of the present invention, FIG. 2 is a system clock and data timing diagram according to an embodiment of the present invention, and FIG. 3 is a channel phase and channel selection signal timing generated in a transmission channel timing generator. It is also.
도면에서 101은 송신 프레임 비트 삽입기, 102는 스크램블러, 103은 경보비트 삽입기, 104는 송신 채널 타이밍 발생기, SYS8k SYS 64K는 시스템 클럭, F는 프레임 비트, S는 상태비트, TX50F는 프레임 클럭, A는 경보비트, CHP는 채널 페이즈 신호, CHS는 채널 선택신호를 각각 나타낸다.In the figure, reference numeral 101 denotes a transmission frame bit inserter, 102 a scrambler, 103 an alarm bit inserter, 104 a transmission channel timing generator, SYS8k SYS 64K is a system clock, F is a frame bit, S is a status bit, TX50F is a frame clock, A is an alarm bit, CHP is a channel phase signal, and CHS is a channel selection signal.
도면에 도시한 바와 같이 본 발명은, 송신채널 데이타와 시스템 클럭(SYS64Kbps, SYS8Kbps)이 입력되며 송신 데이타(64Kbps)를 출력하는 송신프레임 비트 삽입기(101), 상기 송신 프레임 비트 삽입기(101)에 프레임 비트(F)를 전송하며 경보비트(A)를 삽입하는 경보비트 삽입기(103), 상기 경보비트 삽입기(103)에 연결된 스크램블러(102), 상기 스크램블러(102)에 연결되어 있는 송신 채널 타이밍 발생기(104)로 구성되어 다음과 같은 동작을 한다.As shown in the figure, according to the present invention, a transmission frame bit inserter 101 to which transmission channel data and system clocks (SYS64 Kbps and SYS8Kbps) are input and output transmission data (64 Kbps), and the transmission frame bit inserter 101. An alarm bit inserter 103 for transmitting the frame bit F to the alarm bit inserter A, a scrambler 102 connected to the alarm bit inserter 103, and a transmission connected to the scrambler 102 The channel timing generator 104 is configured to perform the following operations.
송신채널 타이밍 발생기(104)는 시스템 클럭인 SYS8Kbps를 입력받아 프레임 비트 패턴과 송신채널의 위치를 매칭시키기 위한 타이밍 신호를 발생한다. 즉, 송신채널 타이밍 발생기(104)는 20진 카운터로 이루어져 2진 데이타신호를 이용하여 디코딩하여 채널 페이즈신호(CHP0 내지 CHP4)와 채널 선택 신호(CHS0, CHS1)를 만들어 출력한다. 상기 채널 페이즈신호와 채널 선택 신호로 분리해서 만드는 것은 채널을 다중화하고, 2.4Kpbs, 4.8Kpbs, 9.6Kpbs의 신호로 속도를 변경할때 쉽게 인터페이스가 될 수 있도록 하기 위함이다. 상기 송신 채널 타이밍 발생기의 출력은 제3도에 도시하였다.The transmission channel timing generator 104 receives a system clock SYS8 Kbps and generates a timing signal for matching the frame bit pattern with the position of the transmission channel. That is, the transmission channel timing generator 104 is composed of a 20-degree counter to decode the binary data signal to generate and output channel phase signals CHP0 to CHP4 and channel selection signals CHS0 and CHS1. The separation between the channel phase signal and the channel selection signal is intended to allow easy interface when multiplexing channels and changing the speed to signals of 2.4 Kpbs, 4.8 Kpbs, and 9.6 Kpbs. The output of the transmission channel timing generator is shown in FIG.
스크램블러(102)는 상기 송신채널 타이밍 발생기(104)로 입력되는 시스템 클럭인 SYS 8Kbps를 입력받아 X5+X2+1 다항식을 이용하여 스크램블링을 수행하여 프레임 패턴을 생성하여 출력하며, 이를 위해 5개의 시프트 레지스터와 익스쿠르시브 오아(XOR) 논리수단을 이용하여 구성한다.The scrambler 102 receives the system clock SYS 8Kbps input to the transmission channel timing generator 104 and performs scrambling using X 5 + X 2 +1 polynomial to generate and output a frame pattern. Two shift registers and an XOR logic means.
경보비트 삽입기(103)는 외부로부터 경보비트를 입력받아 상기 시크램블러(102)로부터 출력되는 프레임 패턴에 경보비트를 삽입하여 출력한다.The alarm bit inserter 103 receives the alarm bit from the outside and inserts the alarm bit into the frame pattern output from the scrambler 102 to output the alarm bit.
상기 스크램블러(102)의 출력을 인가받아 경보비트 삽입기(103)에서 경보비트를 삽입하여 최종적으로 출력하는 경보비트가 삽입된 프레임 패턴의 형태는 A1101001000010101110의 20비트를 가지며, 이는 상기 스크램블러(102)에 0을 입력시켰을 때 발생하는 출력데이타에서 19비트의 연속데이타를 추출하고 이에 경보비트(A)를 추가하여 20비트의 프레임 패턴을 구성한 것이다. 상기 프레임 패턴을 CCITT의 권고안 X.50에 권고된 사항이다.The frame pattern into which the alarm bit is finally inserted by receiving the output of the scrambler 102 and inserting the alarm bit in the alarm bit inserter 103 has 20 bits of A1101001000010101110, which is the scrambler 102. It extracts 19 bits of continuous data from the output data generated when 0 is inputted and adds the alarm bit (A) to the frame pattern of 20 bits. The frame pattern is recommended in Recommendation X.50 of the CCITT.
송신 프레임 비트 삽입기(101)는 외부로부터 입력되는 송신채널데이타와, 시스템 클럭인 SYS8Kbps, SYS64Kbps과, 상기 경보 비트 삽입기(103)를 통해 출력되는 프레임 패턴을 입력받아 시스템 클럭 SYS64K에 동기된 송신 데이타(64Kbps)를 출력한다.The transmission frame bit inserter 101 receives the transmission channel data input from the outside, the system clocks SYS8Kbps and SYS64Kbps, and the frame pattern output through the alarm bit inserter 103, and is synchronized with the system clock SYS64K. Output data (64 Kbps).
즉, 시스템 클럭(64Kbps)을 8분주하여 채널 상태비트(S) 위치를 나타내는 신호를 생성하고, 다시 1비트 지연시켜 프레임 비트(F) 위치를 나타내는 신호를 생성한다. 상기 채널 상태비트(S)위치를 나타내는 신호는 채널 인터페이스시에 채널 상태 비트(S)를 삽입시키는데 이용하며, 프레임 비트(F)를 나타내는 신호는 프레임 비트(F) 생성과 프레임비트(F) 삽입의 기본 클럭으로 사용된다. 이에 따라 송신 프레임 비트 삽입기(101)는 64Kpbs로 다중된 송신 채널신호와 프레임 비트(F) 신호를 프레임 클럭을 기준으로 다중화하여 이를 다시 64Kbps클럭으로 리타이밍하여 64Kbps다중 신호인 송신데이타를 출력하는 것이다.That is, the system clock (64 Kbps) is divided into eight to generate a signal indicating the channel status bit (S) position, and again by one bit to generate a signal representing the frame bit (F) position. The signal indicating the channel status bit (S) position is used to insert the channel status bit (S) at the channel interface, and the signal representing the frame bit (F) is used to generate the frame bit (F) and insert the frame bit (F). Used as the default clock. Accordingly, the transmission frame bit inserter 101 multiplexes the transmission channel signal and the frame bit (F) signal multiplexed at 64 Kpbs based on the frame clock. will be.
한편 입력되는 채널데이타는 2.4Kbps속도의 채널 20개, 혹은 4.8Kbps 속도의 채널 10개, 혹은 9.6Kbps 속도의 채널 5개 또는 이들의 적절한 조합의 신호로서, 이들 신호는 상기 송신 프레임비트 삽입기(101)에서 64Kbps 속도로 단순다중화 되어 출력된다.The input channel data is a signal of 20 channels of 2.4 Kbps rate, 10 channels of 4.8 Kbps rate, or 5 channels of 9.6 Kbps rate or a suitable combination thereof. In 101), the output is simply multiplexed at 64Kbps.
상기 송신 프레임 비트 삽입기(101)의 동작에 따른 동작신호의 타이밍도는 제2도에 도시하였다.A timing diagram of an operation signal according to the operation of the transmission frame bit inserter 101 is illustrated in FIG. 2.
따라서, 상기한 바와 같이 본 발명은 2.4Kpbs속도의 채널 20개 혹은 4.8Kbps속도의 채널 10개 혹은 9.6Kbps속도의 채널 5개 또는 이들의 적절한 조합을 64Kbps속도로 단순다중화 하여 한개의 전송선로를 통해 데이타 망에 접속시킬 수 있는 효과가 있다.Therefore, as described above, the present invention simply multiplexes 20 channels of 2.4 Kpbs rate or 10 channels of 4.8 Kbps rate or 5 channels of 9.6 Kbps rate or a suitable combination thereof at 64 Kbps rate through one transmission line. There is an effect that can be connected to the data network.
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- 1990-12-15 KR KR1019900020728A patent/KR930007132B1/en not_active IP Right Cessation
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| KR920013975A (en) | 1992-07-30 |
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