KR100246999B1

KR100246999B1 - Apparatus for generating frame pulse for multiplexing of ds-1e signal

Info

Publication number: KR100246999B1
Application number: KR1019970008400A
Authority: KR
Inventors: 이희윤
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-03-13
Filing date: 1997-03-13
Publication date: 2000-03-15
Also published as: KR19980073231A

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야end. The technical field to which the invention described in the claims belongs

유사동기식 광전송시스템에 관한 것이다.The present invention relates to a pseudosynchronous optical transmission system.

나. 발명이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve

여러개의 DS-1E급 신호를 다중화하고, 전기적 신호를 다중화된 광신호로 변환하여 전송하는데 요구되는 프레임을 발생하는 장치를 구현하기 위한 것이다.The present invention is to implement a device that generates a frame required for multiplexing multiple DS-1E signals and converting and transmitting electrical signals into multiplexed optical signals.

다. 발명의 해결방법의 요지All. Summary of Solution of the Invention

본 발명은 유사동기식 광전송시스템에서 소정 수만큼의 DS-1E급 신호를 하나의 신호로 다중화시키기 위해 상기 수만큼의 부프레임을 생성하고, 소정 부프레임이 상기 수만큼 생성될 시 메인프레임의 생성 위치를 결정하는 프레임펄스를 발생하는 프레임 발생장치를 제안한다.The present invention generates the subframes of the number in order to multiplex a predetermined number of DS-1E class signals into one signal in the pseudo-synchronous optical transmission system, and the generation position of the main frame when the predetermined number of subframes are generated It proposes a frame generator for generating a frame pulse to determine the.

라. 발명의 중요한 용도la. Important uses of the invention

유사동기식 광전송시스템의 신뢰성을 증가시킬 수 있다.The reliability of the quasi-synchronous optical transmission system can be increased.

Description

Frame pulse generator for multiplexing DS-1E signals {APPARATUS FOR GENERATING FRAME PULSE FOR MULTIPLEXING OF DS-1E SIGNAL}

본 발명은 유사동기식 광전송시스템에 관한 것으로, 특히 여러개의 DS-1E급 신호를 다중화하고, 그 다중화된 전기적 신호를 광신호로 변환하여 전송하는데 요구되는 다중화 프레임의 생성 위치를 결정하는 프레임펄스를 발생하는 장치에 관한 것이다.The present invention relates to a pseudo-synchronous optical transmission system, and in particular, multiplexing multiple DS-1E signals, generating a frame pulse for determining a generation position of a multiplexed frame required for converting and transmitting the multiplexed electrical signal into an optical signal. It relates to a device to.

현대 사회에서 정보량의 급격한 증대로 대형 빌딩 등 일정 단위의 장소에 있어서의 가입자 회선의 수요가 점차적으로 폭주하는 추세에 있다. 이러한 추세는 기존 회선의 포화상태를 야기시키기 때문에, 보다 적은 비용으로도 다양한 서비스를 제공할 수 있는 새로운 통신방식이 요구되고 있다. 이러한 요구에 따라 대두된 것이 광전송 시스템이라고 말할 수 있다.Due to the rapid increase in the amount of information in the modern society, the demand for subscriber lines in certain units such as large buildings is gradually increasing. Since this trend causes saturation of existing circuits, new communication methods are required that can provide various services at a lower cost. It can be said that the optical transmission system emerged according to this demand.

광전송 시스템은 디지털계위(Digital Hierarchy)를 이용하는 통신방식의 시스템으로, 이 디지털계위의 표준이라고 말할 수 있는 것이 유사동기식 디지털계위 (PDH: Plesiochronous Digital Hierarchy)이다. 상기 PDH는 북미식과 유럽식으로 구분되는데, 북미식 PDH는 DS-1(1.544Mb/s), DS-1C(3.152Mb/s), DS-2(6.312Mb/s), DS-3(44.736Mb/s), DS-4E(139.264Mb/s)로 구성되며, 이와 달리 유럽식 PDH는 DS-1E (2.048Mb/s), DS-2E(8.448Mb/s), DS-3E(34.368Mb/s), DS-4E(139.264Mb/s), DS-5E (564.992Mb/s)로 구성된다.The optical transmission system is a communication system using the digital hierarchy, and the standard of the digital hierarchy is the Plesiochronous Digital Hierarchy (PDH). The PDH is divided into North American and European, and the North American PDH is DS-1 (1.544 Mb / s), DS-1C (3.152 Mb / s), DS-2 (6.312 Mb / s), and DS-3 (44.736 Mb). / s), DS-4E (139.264Mb / s), whereas the European PDH is DS-1E (2.048Mb / s), DS-2E (8.448Mb / s), DS-3E (34.368Mb / s). ), DS-4E (139.264 Mb / s), and DS-5E (564.992 Mb / s).

한편, 유사동기식 광전송시스템에서 사용하고 있는 DS-1E(Digital Signal level-1 Europe)급 신호를 동선으로 전송하는데는 거리상의 제한이 있으며, 또한 여러개의 DS-1E급 신호를 전송하는데는 많은 동선이 요구된다는 단점이 있다. 이러한 단점을 해결하기 위한 방법으로 여러개의 DS-1E급 신호를 다중화하고, 이렇게 다중화된 전기적 신호를 광신호를 변환하여 대국으로 전송하는 방법이 제시될 필요가 있다.On the other hand, there are distance limitations in transmitting DS-1E (Digital Signal level-1 Europe) signals used in quasi-synchronous optical transmission systems over copper lines, and many copper wires are used to transmit multiple DS-1E signals. The disadvantage is that it is required. As a way to solve this disadvantage, it is necessary to provide a method of multiplexing multiple DS-1E signals and converting the multiplexed electrical signals into optical signals.

따라서 본 발명의 목적은 유사동기식 광전송시스템에서 여러개의 DS-1E급 신호를 다중화하고, 이 다중화된 전기적 신호를 광신호로 변환하여 전송하는데 요구되는 프레임의 위치를 나타내는 프레임펄스를 발생하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for generating a frame pulse indicating the position of a frame required for multiplexing multiple DS-1E signals in a pseudo-synchronous optical transmission system and converting the multiplexed electrical signals into optical signals. Is in.

본 발명의 다른 목적은 유사동기식 광전송시스템에서 DS-1E급 신호를 장거리 전송할 시 전송선로의 제한을 해소하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for eliminating the limitation of transmission lines when transmitting DS-1E signals over long distances in a pseudo-synchronous optical transmission system.

본 발명의 또다른 목적은 유사동기식 광전송시스템에서 여러개의 DS-1E급 신호를 전송함에 따라 많은 전송선로가 요구되는 단점을 해결하는 장치를 제공함에 있다.It is still another object of the present invention to provide an apparatus for solving the disadvantage that many transmission lines are required by transmitting several DS-1E signals in a pseudo-synchronous optical transmission system.

본 발명의 또다른 목적은 유사동기식 광전송시스템의 신뢰성을 증가시키는 장치를 제공함에 있다.It is another object of the present invention to provide an apparatus for increasing the reliability of a pseudosynchronous optical transmission system.

이러한 목적들을 달성하기 위한 본 발명은 유사동기식 광전송시스템에서 소정 수만큼의 DS-1E급 신호를 하나의 신호로 다중화시키기 위해 상기 수만큼의 부프레임을 생성하고, 소정 부프레임이 상기 수만큼 생성될 시 메인프레임의 생성 위치를 결정하는 프레임펄스를 발생하는 프레임 발생장치를 향한 것이다.In order to achieve the above objects, the present invention is to generate the subframes of the number in order to multiplex a predetermined number of DS-1E-class signals into one signal in the pseudo-synchronous optical transmission system, and the predetermined subframes are generated as many as the number. Towards a frame generator that generates frame pulses that determine the location of the main frame.

본 발명에 따른 유사동기식 광전송시스템에서 DS-1E급 신호를 다중화시켜 전송할 시 다중화 프레임의 위치를 결정하는 프레임펄스 발생장치는 카운터블록과, 어드레스 발생부 및 프레임펄스 발생부로 구성된다.In the pseudo-synchronous optical transmission system according to the present invention, a frame pulse generator for determining the position of a multiplexed frame when multiplexing and transmitting DS-1E signals is comprised of a counter block, an address generator and a frame pulse generator.

상기 카운터블록은 하나의 메인프레임을 구성하는 4개의 부프레임들 각각의 어드레스를 할당하기 위한 2비트의 카운트값을 출력하는 제1 4진 카운터와, 상기 각 부프레임의 길이를 결정하기 위한 4비트의 카운트값을 출력하는 10진 카운터와, 상기 메인프레임을 구성하는 상기 4개의 부프레임들중 어느 한 부프레임을 지정하는 어드레스를 할당하기 위한 2비트의 카운트값을 출력하는 제2 4진 카운터로 구성된다.The counter block includes a first quaternary counter for outputting a 2-bit count value for allocating addresses of four subframes constituting one main frame, and four bits for determining the length of each subframe. A decimal counter for outputting a count value of? And a second binary counter for outputting a 2-bit count value for allocating an address designating one of the four subframes constituting the main frame; It is composed.

상기 어드레스 발생부는, 상기 제2 4진 카운터의 출력 2비트의 값들을 논리합연산하는 제1논리합게이트와, 상기 10진 카운터의 출력 2비트의 값들을 논리곱연산하는 논리곱게이트와, 상기 10진 카운터의 나머지 출력 2비트의 값들과 상기 논리합연산 결과 및 상기 논리곱연산 결과를 논리합연산하는 제2논리합게이트와, 상기 제2논리합게이트에 의한 논리합연산 결과를 상기 제1 4진 카운터의 출력 1비트의 값을 클럭으로 하여 D플립플롭하여 상기 메인프레임의 발생위치를 나타내는 프레임할당워드신호와 반전된 프레임할당워드신호를 발생하는 D플립플롭으로 구성된다.The address generator may include a first logical sum gate for performing an OR operation on values of two bits of the output of the second quadrature counter, an AND gate for performing an AND operation on the values of the output two bits of the decimal counter, and the decimal number. A second logical sum gate for performing a logical sum of the values of the remaining two bits of the counter, the logical sum operation result and the logical multiplication result, and a result of the logical sum operation by the second logical sum gate; The D flip-flop is made of a D flip-flop with a clock value representing a generation position of the main frame and a flip-flop generating an inverted frame assignment word signal.

상기 프레임펄스 발생부는, 상기 프레임할당워드신호에 의해 세트되어 일련의 플립플롭 동작을 수행하는 다수의 D플립플롭들과, 상기 반전된 프레임할당워드신호에 의해 인에이블되며, 상기 각 D플립플롭들의 출력을 입력하여 상기 제1 4진 카운터의 출력값에 따라 선택적으로 상기 메인프레임을 생성하기 위한 프레임펄스로 출력하는 멀티플렉서로 구성되는 프레임펄스 발생부로 구성된다.The frame pulse generator is configured by a plurality of D flip-flops that are set by the frame assignment word signal to perform a series of flip-flop operations, and are enabled by the inverted frame assignment word signal. And a frame pulse generator configured to input an output and output a frame pulse for selectively generating the main frame according to the output value of the first quadrature counter.

도 1은 본 발명에 따른 프레임펄스 발생장치의 구성을 보여주는 도면.1 is a view showing the configuration of a frame pulse generator according to the present invention.

도 2는 도 1에 도시된 4진 카운터의 동작 타이밍도.FIG. 2 is an operation timing diagram of the quaternary counter shown in FIG. 1. FIG.

도 3은 도 1에 도시된 10진 카운터의 동작 타이밍도.3 is an operation timing diagram of the decimal counter shown in FIG. 1;

도 4는 도 1에 도시된 4진 카운터의 동작 타이밍도.4 is an operation timing diagram of the quaternary counter shown in FIG. 1;

도 5는 도 1에 도시된 어드레스발생부의 동작 타이밍도.5 is an operation timing diagram of an address generator shown in FIG. 1;

도 6은 도 1에 도시된 프레임펄스발생부의 동작 타이밍도.6 is an operation timing diagram of the frame pulse generator shown in FIG. 1.

도 7은 본 발명에 따른 장치의 전체적인 동작 타이밍도.7 is an overall timing diagram of operation of the device according to the invention.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of the user or chip designer, and the definitions should be made based on the contents throughout the present specification.

도 1은 본 발명에 따른 프레임 발생장치의 구성을 보여주는 도면으로, 이 프레임 발생장치는 소정 수만큼의 DS-1E급 신호를 하나의 신호로 다중화시키기 위해 상기 수만큼의 부프레임을 생성하고, 소정 부프레임이 상기 수만큼 생성될 시 메인프레임의 생성을 나타내는 프레임펄스를 발생한다. 구체적으로 말하면, 도 1에 도시된 프레임 발생장치는 4개의 2.048Mb/s급 신호(서브프레임), 즉 DS-1E ×4의 신호들을 다중화하여 다중화된 10.377Mb/s의 신호(메인프레임)를 생성하고, 이 다중화된 신호로 광신호로 변환한 후 대국으로 전송하는데 필요한 다중화 프레임의 위치를 결정하는 프레임펄스를 발생한다. 이러한 본 발명에 따른 프레임 발생장치는 크게 4진 카운터 110과, 10진 카운터 120과, 4진 카운터 130과, 어드레스발생부 140과, 프레임펄스 발생부 150을 포함하여 이루어진다.1 is a view showing the configuration of a frame generating apparatus according to the present invention, which generates a predetermined number of subframes to multiplex a predetermined number of DS-1E signals into one signal, and When the number of subframes is generated, the frame pulse indicating the generation of the main frame is generated. Specifically, the frame generator shown in FIG. 1 multiplexes 4 2.048 Mb / s-class signals (subframes), that is, signals of 10.377 Mb / s (mainframe) multiplexed by multiplexing signals of DS-1E × 4. A frame pulse is generated to convert the multiplexed signal into an optical signal and determine the position of the multiplexed frame required for transmission to the power station. The frame generating apparatus according to the present invention includes a quadrature counter 110, a decimal counter 120, a quadrature counter 130, an address generator 140, and a frame pulse generator 150.

상기 도 1을 참조하면, 4진 카운터 110은 D플립플롭들(D Flip-Flops) 111, 113과, 배타적 논리합게이트(XOR: exclusive OR gate) 112와, 논리곱게이트(OR gate) 114로 이루어진다. 상기 플립플롭 111은 D0입력단자로 자신의 출력신호인 Q0신호를 입력하며, D1입력단자로 상기 Q0신호의 반전신호인 /Q0신호를 입력한다. 또한 플립플롭 111은 S0단자로 리셋신호인 RST를 입력하고, 클럭단자인 CK로 10Mb/s의 클럭인 10MCLK를 입력하여 Q출력단자로는 Q0신호를 출력하고, QN출력단자로 /Q0신호를 출력한다. 배타적 논리합게이트 112는 A입력단자로 Q1신호를 입력하고, B입력단자로 Q0신호를 입력하여 배타적 논리합연산한 후 Z출력단자로 그 연산결과 QA를 출력한다. 플립플롭 113은 D1입력단자로 QA신호를 입력하고, D0입력단자로 Q1신호를 입력한다. 또한 플립플롭 113은 S0단자로 리셋신호 RST를 입력하고, CK클럭단자로 클럭 10MCLK를 입력하여 Q출력단자로는 Q1신호를 출력하고, QN출력단자로 /Q1신호를 출력한다. 논리곱게이트 114는 A입력단자로 Q0신호를 입력하고, B입력단자로 Q1신호를 입력하고, C입력단자로 리셋신호 RST를 입력하여 논리곱연산한 후 Z출력단자로 그 연산결과 CD1을 출력한다. 이와 같이 구성되는 상기 4진 카운터 110은 후술될 도 2에 도시된 바와 같이 4진 카운터의 동작을 수행하고, 그 카운트 결과를 Q0,Q1신호들로서 출력한다. 상기 Q0신호는 후술될 어드레스 발생부 140으로 인가되고, 상기 Q1신호는 후술될 프레임펄스 발생부 150으로 인가된다.Referring to FIG. 1, the ternary counter 110 includes D flip-flops 111 and 113, an exclusive OR gate 112, and an OR gate 114. . The flip-flop 111 inputs its output signal Q0 to the D0 input terminal and inputs the / Q0 signal, which is an inverted signal of the Q0 signal, to the D1 input terminal. In addition, flip-flop 111 inputs reset signal RST to S0 terminal, inputs 10MCLK clock 10Mb / s to clock terminal CK, outputs Q0 signal to Q output terminal, and outputs / Q0 signal to QN output terminal. do. The exclusive logic sum gate 112 inputs the Q1 signal to the A input terminal, inputs the Q0 signal to the B input terminal, performs an exclusive logic sum operation, and outputs the result of the operation QA to the Z output terminal. The flip-flop 113 inputs the QA signal to the D1 input terminal and inputs the Q1 signal to the D0 input terminal. The flip-flop 113 inputs the reset signal RST to the S0 terminal, the clock 10MCLK to the CK clock terminal, outputs the Q1 signal to the Q output terminal, and outputs the / Q1 signal to the QN output terminal. The AND gate 114 inputs the Q0 signal to the A input terminal, the Q1 signal to the B input terminal, and performs the AND operation by inputting the reset signal RST to the C input terminal, and outputs the result CD1 to the Z output terminal. do. The quaternary counter 110 configured as described above performs an operation of the quaternary counter as shown in FIG. 2 to be described later, and outputs the count result as Q0 and Q1 signals. The Q0 signal is applied to the address generator 140 to be described later, and the Q1 signal is applied to the frame pulse generator 150 to be described later.

10진 카운터 120은 D플립플롭 121과, 논리합게이트 122와, 논리곱게이트 123으로 이루어진다. 상기 플립플롭 121은 S0단자로 CD2신호를 입력하고, CI단자로 상기 4진 카운터 110으로부터 출력되는 CD1신호를 입력하고, SP단자로 리셋신호 RST를 입력하고, CK단자로 클럭 10MCLK를 입력한 후 출력단자 Q0∼Q3으로 각각 Q2∼Q5의 신호들을 출력한다. 이때 플립플롭 121의 D0∼D3입력단자들은 접지단에 연결된다. 논리합게이트 122는 A입력단자로 상기 플립플롭 121의 Q0단자를 통해 출력되는 Q2신호를 입력하고, B입력단자로 상기 플립플롭 121의 Q1단자를 통해 출력되는 Q3신호를 입력하고, C입력단자로 상기 플립플롭 121의 Q2단자를 통해 출력되는 Q4신호를 입력하여 논리곱연산한 후 Z출력단자로 그 연산결과를 출력한다. 논리곱게이트 123은 A입력단자로 상기 4진 카운터 110으로부터의 CD1신호를 입력하고, B입력단자로 상기 논리합게이트 122의 Z출력단자를 통해 출력되는 Z신호를 입력하고, C입력단자로 상기 플립플롭 121의 Q3단자를 통해 출력되는 Q5신호를 입력하여 논리곱연산한 후 Z출력단자로 그 연산결과 CD2를 출력한다. 이와 같이 구성되는 상기 10진 카운터 110은 후술될 도 3에 도시된 바와 같이 10진 카운터의 동작을 수행하고, 그 카운트 결과를 Q2-Q5신호들로서 출력한다. 상기 Q2-Q5신호들은 후술될 어드레스 발생부 140으로 인가된다.The decimal counter 120 is composed of a D flip-flop 121, a logical sum gate 122, and an AND gate 123. The flip-flop 121 inputs the CD2 signal to the S0 terminal, inputs the CD1 signal output from the ternary counter 110 to the CI terminal, inputs the reset signal RST to the SP terminal, and inputs a clock 10MCLK to the CK terminal. Output signals Q2 to Q5 to output terminals Q0 to Q3, respectively. At this time, the input terminals D0 to D3 of the flip-flop 121 are connected to the ground terminal. The logic sum gate 122 inputs the Q2 signal output through the Q0 terminal of the flip-flop 121 to the A input terminal, inputs the Q3 signal output through the Q1 terminal of the flip-flop 121 to the B input terminal, and inputs the C input terminal to the C input terminal. After inputting and multiplying the Q4 signal output through the Q2 terminal of the flip-flop 121, the result of the operation is output to the Z output terminal. The AND gate 123 inputs the CD1 signal from the ternary counter 110 to the A input terminal, the Z signal output through the Z output terminal of the logic sum gate 122 to the B input terminal, and the flip to the C input terminal. After inputting the Q5 signal outputted through the Q3 terminal of the flop 121 and performing logical multiplication, the Z output terminal outputs CD2. The decimal counter 110 configured as described above performs the operation of the decimal counter as shown in FIG. 3 to be described later, and outputs the count result as Q2-Q5 signals. The Q2-Q5 signals are applied to the address generator 140, which will be described later.

4진 카운터 130은 D플립플롭들 131,133과, 배타적 논리합게이트 132와, 논리곱게이트 134로 이루어진다. 상기 플립플롭 131은 D0입력단자로 자신의 Q출력단자를 통한 출력신호인 Q6신호를 입력하고, D1입력단자로 자신의 QN출력단자를 통한 출력신호인 /Q6신호를 입력하고, S0단자로 상기 10진 카운터 120으로부터 출력되는 CD2신호를 입력하고, CK단자로 클럭 10MCLK을 입력한 후 Q출력단자로 Q6신호를 출력하고, QN출력단자로 /Q6신호를 출력한다. 배타적 논리합게이트 132는 A입력단자로 Q7신호를 입력하고, B입력단자로 Q6신호를 입력하여 배타적 논리합연산한 후 Z출력단자로 그 연산결과를 출력한다. 플립플롭 133은 D0입력단자로 자신의 Q출력단자를 통한 출력신호인 Q7신호를 입력하고, D1입력단자로 상기 배타적 논리합게이트 132의 Z출력단자를 통한 출력신호를 입력하고, S0단자로 상기 10진 카운터 120으로부터 출력되는 CD2신호를 입력하고, CK단자로 클럭 10MCLK을 입력한 후 Q출력단자로 Q7신호를 출력한다. 논리곱게이트 134는 A입력단자로 Q6신호를 입력하고, B입력단자로 Q7신호를 입력하고, C입력단자로 CD2신호를 입력하여 논리곱연산한 후 Z출력단자로 그 연산결과 CD3신호를 출력한다. 이와 같이 구성되는 상기 4진 카운터 130은 후술될 도 4에 도시된 바와 같이 4진 카운터의 동작을 수행하고, 그 카운트 결과를 Q6,Q7신호들로서 출력한다. 상기 Q6,Q7신호들은 후술될 어드레스 발생부 140으로 인가된다.The quaternary counter 130 consists of D flip-flops 131, 133, an exclusive OR gate 132, and an AND gate 134. The flip-flop 131 inputs a Q6 signal, which is an output signal through its Q output terminal, to a D0 input terminal, inputs a / Q6 signal, which is an output signal through its QN output terminal, to a D1 input terminal, and inputs the S0 terminal to the S0 terminal. Input the CD2 signal output from the decimal counter 120, input the clock 10MCLK to the CK terminal, output the Q6 signal to the Q output terminal, and output the / Q6 signal to the QN output terminal. The exclusive logic sum gate 132 inputs the Q7 signal to the A input terminal, inputs the Q6 signal to the B input terminal, performs an exclusive logic sum operation, and outputs the operation result to the Z output terminal. The flip-flop 133 inputs the Q7 signal, which is an output signal through its Q output terminal, to the D0 input terminal, inputs an output signal through the Z output terminal of the exclusive logical sum gate 132 to the D1 input terminal, and inputs the 10 to S0 terminal. Input the CD2 signal output from the true counter 120, input the clock 10MCLK to the CK terminal, and output the Q7 signal to the Q output terminal. The AND gate 134 inputs the Q6 signal to the A input terminal, the Q7 signal to the B input terminal, the CD2 signal is input to the C input terminal, and performs a logical multiplication operation, and then outputs the CD3 signal to the Z output terminal. do. The quaternary counter 130 configured as described above performs the operation of the quaternary counter as shown in FIG. 4 to be described later, and outputs the count result as Q6 and Q7 signals. The Q6 and Q7 signals are applied to the address generator 140 to be described later.

어드레스발생부 140은 논리합게이트들 141,143과, 논리곱게이트 142와, 플립플롭 144로 이루어진다. 상기 논리합게이트 141은 A입력단자로 상기 4진 카운터 130으로부터의 Q6신호를 입력하고, B입력단자로 상기 4진 카운터 130으로부터의 Q7신호를 입력하여 논리합연산한 후 Z출력단자로 그 연산결과 T1을 출력한다. 논리곱게이트 142는 A입력단자로 상기 10진 카운터 120으로부터의 Q2신호를 입력하고, B입력단자로 상기 10진 카운터 120으로부터의 Q3신호를 입력하여 논리곱연산한 후 Z출력단자로 그 연산결과 T2를 출력한다. 논리합게이트 143은 A입력단자로 상기 T1신호를 입력하고, B입력단자로 상기 10진 카운터 120으로부터의 Q4신호를 입력하고, C입력단자로 상기 10진 카운터 120으로부터의 Q5신호를 입력하고, D입력단자로 상기 T2신호를 입력하여 논리합연산한 후 Z출력단자로 그 연산결과 T3을 출력한다. 플립플롭 144는 D입력단자로 상기 T3신호를 입력하고, CK단자로 상기 4진 카운터 110으로부터의 Q0신호를 입력한 후 Q출력단자로 프레임할당워드(FAW: Frame Alignment Word)신호를 출력하고, QN출력단자로 /FAW신호를 출력한다. 상기 FAW신호는 후술될 프레임펄스 발생부 150의 D플립플롭들 151∼154의 PD단자들로 인가되고, 상기 /FAW신호는 상기 프레임펄스 발생부 150의 멀티플렉서 155의 E단자로 인가된다.The address generator 140 includes logical sum gates 141 and 143, logical AND gate 142, and flip-flop 144. The logic sum gate 141 inputs the Q6 signal from the quaternary counter 130 to the A input terminal, performs a logic sum operation by inputting the Q7 signal from the quaternary counter 130 to the B input terminal, and then outputs the result to the Z output terminal. Outputs The AND gate 142 inputs the Q2 signal from the decimal counter 120 to the A input terminal, performs the AND operation on the Q3 signal from the decimal counter 120 to the B input terminal, and then calculates the result to the Z output terminal. Output T2. The logic sum gate 143 inputs the T1 signal to the A input terminal, inputs the Q4 signal from the decimal counter 120 to the B input terminal, inputs the Q5 signal from the decimal counter 120 to the C input terminal, and D The T2 signal is input to the input terminal and logically operated, and then the output T3 is output to the Z output terminal. The flip-flop 144 inputs the T3 signal to the D input terminal, inputs the Q0 signal from the ternary counter 110 to the CK terminal, and outputs a Frame Alignment Word (FAW) signal to the Q output terminal. Outputs the / FAW signal to the QN output terminal. The FAW signal is applied to the PD terminals of the D flip-flops 151 to 154 of the frame pulse generator 150 to be described later, and the / FAW signal is applied to the E terminal of the multiplexer 155 of the frame pulse generator 150.

프레임펄스 발생부 150은 일련 접속된 4개의 D플립플롭들 151∼154와, 멀티플렉서 155로 이루어진다. 플립플롭 151은 D입력단자로 /F4신호를 입력하고, CK단자로 상기 /Q1신호를 입력하고, PD단자로 FAW신호를 입력한 후 Q출력단자로 F1신호를 출력하고, QN출력단자로 /F1신호를 출력한다. 플립플롭 152는 D입력단자로 상기 플립플롭 151로부터의 F1신호를 입력하고, CK단자로 상기 4진 카운터 110으로부터의 /Q1신호를 입력하고, PD단자로 상기 어드레스 발생부 140으로부터의 FAW신호를 입력한 후 Q출력단자로 F2신호를 출력한다. 플립플롭 153은 D입력단자로 상기 플립플롭 152로부터의 F2신호를 입력하고, CK단자로 상기 4진 카운터 110으로부터의 /Q1신호를 입력하고, PD단자로 상기 어드레스 발생부 140으로부터의 FAW신호를 입력한 후 Q출력단자로 F3신호를 출력한다. 플립플롭 154는 D입력단자로 상기 플립플롭 153으로부터의 F3신호를 입력하고, CK단자로 상기 4진 카운터 110으로부터의 /Q1신호를 입력하고, PD단자로 상기 어드레스 발생부 140으로부터의 FAW신호를 입력한 후 Q출력단자로 F4신호를 출력하고, QN출력단자로 /F4신호를 출력한다. 멀티플렉서 155는 D0입력단자로 상기 플립플롭 153으로부터의 F3신호를 입력하고, D1입력단자로 상기 플립플롭 154로부터의 F4신호를 입력하고, D2입력단자로 상기 플립플롭 152로부터의 F2신호를 입력하고, D3입력단자로 상기 4진 카운터 110으로부터의 /F1신호를 입력한다. 또한 상기 멀티플렉서 155는 인에이블신호 입력단자인 E단자로 상기 어드레스 발생부 140으로부터의 /FAW신호를 입력하고, 선택제어신호 입력단자인 SD1단자와 SD2단자로 각각 상기 4진 카운터 110으로부터의 Q0신호와 Q1신호를 입력한 후 Z출력단자로 FRAME신호를 출력한다. 이때 출력되는 FRAME신호는 여러개의 DS-1E급 신호를 하나의 메인프레임으로 다중화하여 다중화된 전기적 신호를 광신호로 변환하여 전송할 시 상기 메인프레임을 생성하기 위한 프레임펄스이다.The frame pulse generator 150 includes four D flip-flops 151 to 154 connected in series and a multiplexer 155. Flip-flop 151 inputs the / F4 signal to the D input terminal, inputs the / Q1 signal to the CK terminal, inputs the FAW signal to the PD terminal, outputs the F1 signal to the Q output terminal, and / to the QN output terminal. Outputs the F1 signal. The flip-flop 152 inputs the F1 signal from the flip-flop 151 to the D input terminal, inputs the / Q1 signal from the ternary counter 110 to the CK terminal, and outputs the FAW signal from the address generator 140 to the PD terminal. After input, output F2 signal to Q output terminal. The flip-flop 153 inputs the F2 signal from the flip-flop 152 to the D input terminal, inputs the / Q1 signal from the ternary counter 110 to the CK terminal, and sends the FAW signal from the address generator 140 to the PD terminal. After input, output F3 signal to Q output terminal. The flip-flop 154 inputs the F3 signal from the flip-flop 153 to the D input terminal, inputs the / Q1 signal from the ternary counter 110 to the CK terminal, and sends the FAW signal from the address generator 140 to the PD terminal. After input, output F4 signal to Q output terminal and / F4 signal to QN output terminal. The multiplexer 155 inputs the F3 signal from the flip-flop 153 to the D0 input terminal, inputs the F4 signal from the flip-flop 154 to the D1 input terminal, inputs the F2 signal from the flip-flop 152 to the D2 input terminal. The / F1 signal from the ternary counter 110 is input to the D3 input terminal. The multiplexer 155 inputs the / FAW signal from the address generator 140 to the E terminal, which is the enable signal input terminal, and the Q0 signal from the quadrature counter 110, respectively, to the SD1 and SD2 terminals, which are the selection control signal input terminals. After inputting and Q1 signal, output FRAME signal to Z output terminal. The output FRAME signal is a frame pulse for generating the main frame when the multiplexed DS-1E signals are multiplexed into one main frame to convert the multiplexed electrical signals into optical signals.

도 2는 도 1에 도시된 4진 카운터 110의 동작 타이밍을 보여주는 도면이다.FIG. 2 is a diagram illustrating an operation timing of the quaternary counter 110 shown in FIG. 1.

상기 도 2를 참조하면, 상기 4진 카운터 110은 00 →01 →10 →11의 순서를 가지는 Q1 및 Q0신호들, 즉 4진 카운트 결과값을 출력한다. 상기 Q0신호는 입력 클럭 10MCLK의 2분주된 값이고, 상기 Q1신호는 입력 클럭 10MCLK의 4분주된 값이다.Referring to FIG. 2, the ternary counter 110 outputs Q1 and Q0 signals having a sequence of 00 → 01 → 10 → 11, that is, a ternary count result value. The Q0 signal is two divided values of the input clock 10MCLK, and the Q1 signal is four divided values of the input clock 10MCLK.

도 3은 도 1에 도시된 10진 카운터 120의 동작 타이밍을 보여주는 도면이다.3 is a view illustrating an operation timing of the decimal counter 120 shown in FIG. 1.

상기 도 3을 참조하면, 상기 10진 카운터 120은 0000 →0001 →0010 →0011 →0100 →0101 →0110 →0111 →1000 →1001의 순서를 가지는 Q5,Q4,Q3,Q2신호, 즉 10진 카운트 결과값을 출력한다.Referring to FIG. 3, the decimal counter 120 has a Q5, Q4, Q3, and Q2 signal having a sequence of 0000 → 0001 → 0010 → 0011 → 0100 → 0101 → 0110 → 0111 → 1000 → 1001, that is, a decimal count result. Print the value.

도 4는 도 1에 도시된 4진 카운터 130의 동작 타이밍을 보여주는 도면이다.FIG. 4 is a diagram illustrating an operation timing of the quaternary counter 130 illustrated in FIG. 1.

상기 도 4를 참조하면, 상기 4진 카운터 130은 00 →01 →10 →11의 순서를 가지는 Q7,Q6신호, 즉 4진 카운트 결과값을 출력한다.Referring to FIG. 4, the ternary counter 130 outputs Q7 and Q6 signals having a sequence of 00 → 01 → 10 → 11, that is, a ternary count result value.

도 5는 도 1에 도시된 어드레스 발생부 140의 동작 타이밍을 보여주는 도면이다.5 is a diagram illustrating an operation timing of the address generator 140 illustrated in FIG. 1.

상기 도 5를 참조하면, 상기 어드레스 발생부 140은 10진 카운터 120으로부터 Q2∼Q5신호들을 입력하고, 4진 카운터 130으로부터 Q6,Q7신호를 입력한다. 상기 어드레스 발생부 140의 논리합 게이트 141은 상기 Q6,Q7신호를 입력하여 논리합 연산한 후 그 연산결과를 T1신호로서 출력한다. 논리곱 게이트 142는 상기 Q2,Q3신호를 입력하여 논리곱 연산한 후 그 연산결과를 T2신호로서 출력한다. 논리합 게이트 143은 상기 T1신호와, 상기 T2신호와, 상기 Q4,Q5신호를 논리합 연산한 후 그 연산결과를 T3신호로서 출력한다. 플립플롭 144는 상기 T3신호를 데이터입력단자인 D단자로 입력하고, 클럭입력단자인 CK단자로 4진 카운터 110으로부터의 Q0신호를 입력한 후 도면에 도시된 바와 같은 FAW신호와, /FAW신호를 출력한다.Referring to FIG. 5, the address generator 140 inputs Q2 to Q5 signals from the decimal counter 120, and inputs Q6 and Q7 signals from the ternary counter 130. The OR gate 141 of the address generator 140 inputs the Q6 and Q7 signals to perform an OR operation, and then outputs the operation result as a T1 signal. The AND gate 142 inputs the Q2 and Q3 signals, performs an AND operation, and outputs the result of the calculation as a T2 signal. The OR gate 143 performs an OR operation on the T1 signal, the T2 signal, and the Q4 and Q5 signals, and outputs the result of the operation as a T3 signal. The flip-flop 144 inputs the T3 signal to the D terminal, which is a data input terminal, and inputs the Q0 signal from the ternary counter 110 to the CK terminal, which is a clock input terminal, and then displays the FAW signal and the / FAW signal as shown in the drawing. Outputs

도 6은 도 1에 도시된 프레임펄스 발생부 150의 동작 타이밍을 보여주는 도면이다.6 is a diagram illustrating an operation timing of the frame pulse generator 150 shown in FIG. 1.

상기 도 6을 참조하면, 상기 프레임펄스 발생부 150의 플립플롭들 151∼154는 상기 어드레스 발생부 140으로부터 FAW신호를 PD단자로 입력하여 F1,F2,F3,F4신호들을 출력한다. 이때 상기 플립플롭들 151∼154의 신호 출력 동작은 4진 카운터 110으로부터 출력되는 /Q1신호에 따라 수행된다. 멀티플렉서 155는 어드레스 발생부 140으로부터 출력되는 /FAW신호에 따라 인에이블되고, 상기 플립플롭들 151∼ 154로부터 각각 /F1신호, F2신호, F3신호 및 F4신호를 입력하여 4진 카운터 110에 의한 카운트 결과신호들인 Q1,Q0신호들에 따라 출력한다.Referring to FIG. 6, the flip-flops 151 to 154 of the frame pulse generator 150 input the FAW signal to the PD terminal from the address generator 140 to output F1, F2, F3, and F4 signals. At this time, the signal output operation of the flip-flops 151 to 154 is performed according to the / Q1 signal output from the ternary counter 110. The multiplexer 155 is enabled according to the / FAW signal output from the address generator 140, and the / F1 signal, the F2 signal, the F3 signal, and the F4 signal are inputted from the flip-flops 151 to 154, respectively, to count by the quadrature counter 110. Outputs the result signals according to the Q1 and Q0 signals.

도 7은 상기 도 1에 도시된 바와 같은 구성요소들로 이루어지는 본 발명에 따른 장치의 전체적인 동작 타이밍을 보여주는 도면이다. 이러한 동작 타이밍은 전술한 도 2 내지 도 6에 도시된 동작 타이밍들을 하나의 도면으로 나타낸 것이다.FIG. 7 is a diagram showing the overall operation timing of the apparatus according to the present invention consisting of the components as shown in FIG. 1. This operation timing is shown in one drawing the operation timings shown in FIGS. 2 to 6 described above.

상기 도 1 내지 도 7에 도시된 바와 같은 본 발명에 따른 프레임 발생장치의 동작을 살펴보면 하기와 같다.Looking at the operation of the frame generating apparatus according to the present invention as shown in Figure 1 to 7 as follows.

먼저 본 발명을 설명하기에 앞서서 본 발명이 적용되는 10.377Mb/s 다중화 프레임의 구조를 설명한다. 프레임 구조는 4개의 부프레임(subframe)으로 구성되며 다발식 프레임 배열신호로 되어 있으며, 한 프레임당 총 비트수는 160개이다. 프레임 배열신호는 12비트로 되어 있다. 스터핑 제어비트는 각 종속신호당 3개로 되어있으며 비트별 위치를 점유한다. 또한 8개의 여분의 비트를 사용자측에서 결정할 수 있도록 되어 있으며, 각각 64.856Kb/s의 속도를 갖는다. 그중 한 비트는 패리티 검출용으로 사용하며, 나머지 일곱 비트는 서비스용 비트로 사용할 수 있으므로 453.992Kb/s의 용량을 감시제어용으로 사용할 수 있다. 이러한 프레임 구조를 요약하면 하기의 <표 1>과 같이 나타낼 수 있다.First, before describing the present invention, a structure of a 10.377 Mb / s multiplexed frame to which the present invention is applied will be described. The frame structure consists of four subframes and consists of multiple frame array signals, and the total number of bits per frame is 160. The frame array signal is 12 bits. The stuffing control bits consist of three bits for each dependent signal and occupy positions per bit. In addition, eight extra bits can be determined by the user, each with a speed of 64.856 Kb / s. One of them can be used for parity detection and the other seven can be used as service bits, so the capacity of 453.992 Kb / s can be used for supervisory control. This frame structure can be summarized as shown in Table 1 below.

구 분division 내 용Contents 종속비트 속도Dependent bit rate 2.048Mb/s2.048 Mb / s 종속채널의 수Number of subchannels 4개Four 프레임 배열신호Frame Arrangement Signal 서브프레임Subframe 세트1의 1∼121 to 12 of set 1 스터핑 제어비트Stuffing control bit 세트2∼4의 1∼41 to 4 of sets 2 to 4 서비스 비트Service bits 세트2∼4의 5∼85-8 of sets 2-4 스터핑 비트Stuffing bits 세트4의 5∼85 to 8 of sets 4 종속신호Dependent signal 세트1의 13∼40,세트 2∼4의 9∼4013-40 of set 1, 9-40 of set 2-4 프레임 길이Frame length 160비트160 bits 보조신호당 비트수Bits per auxiliary signal 32비트32 bit 보조신호당 최대위치 맞춤비Max positioning ratio per auxiliary signal 64.856Kb/s64.856 Kb / s 공칭 자리맞춤비Nominal justification 0.4230.423

상기 <표 1>을 참조하면, 본 발명은 세트1 내지 세트 4까지의 4개의 서브 프레임으로 이루어지는 메인프레임을 발생하는 경우에 적용된다. 이때 상기 메인프레임의 길이는 160비트이고, 이 메인프레임의 종속채널인 각 서브프레임은 40비트의 길이를 갖는다. 첫번째 서브프레임, 즉 세트1의 서브프레임은 1∼12비트들이 프레임 배열신호로 구성되고, 13∼40비트들이 종속신호로 구성된다. 두번째 서브프레임, 즉 세트2의 서브프레임은 1∼4비트들이 스터핑 제어비트로 구성되고, 5∼8비트들이 서비스비트들로 구성되고, 9∼40비트들이 종속신호로 구성된다. 세번째 서브프레임, 즉 세트3의 서브프레임과, 네번째 서브프레임, 즉 세트4의 서브프레임은 상기 두번째 서브프레임과 동일하게 구성된다.Referring to Table 1, the present invention is applied to the case of generating a main frame consisting of four subframes of sets 1 to 4. In this case, the length of the main frame is 160 bits, and each subframe, which is a subchannel of the main frame, has a length of 40 bits. The first subframe, that is, the subframe of set 1, includes 1 to 12 bits as a frame array signal, and 13 to 40 bits as a dependent signal. The second subframe, that is, the subframe of set 2, has 1 to 4 bits as stuffing control bits, 5 to 8 bits as service bits, and 9 to 40 bits as dependent signals. The third subframe, that is, the subframe of set 3, and the fourth subframe, that is, the subframe of set 4, are configured in the same manner as the second subframe.

상기와 같은 프레임 구조에 따른 다중화 동작을 위한 프레임 발생장치는 전술한 바와 같이 4진 카운터 110, 10진 카운터 120, 4진 카운터 130으로 이루어지는 카운터부와, 어드레스발생부 140, 프레임펄스발생부 150으로 이루어진다.As described above, the frame generator for the multiplexing operation according to the frame structure includes a counter unit consisting of a quadrature counter 110, a decimal counter 120, and a quadrature counter 130, an address generator 140, and a frame pulse generator 150. Is done.

상기 카운터부는 4진 카운터 110과, 10진 카운터 120과, 4진 카운터 130이 직렬로 연결되어 총 160진(4진 ×10진 ×4진) 카운터를 형성한다. 이중에 4진 카운터 110과 10진 카운터 120은 하나의 주프레임(subframe)의 생성을 가능하게 하며, 나머지 4진 카운터 130은 4개의 부프레임으로 구성되는 주프레임(main frame)의 생성을 가능하게 한다. 보다 구체적으로 말하면, 4진 카운터 110은 4개의 DS-1E신호를 다중화시킬 때 하나의 메인프레임을 구성하는 각 서브프레임에서 채널별로 어드레스를 할당하는 기능을 담당하고, 10진 카운터 120은 서브프레임의 길이, 즉 각 서브프레임의 비트수를 결정하는 기능을 담당한다. 그리고 4진 카운터 130은 총 프레임중에서 서브프레임 4개의 어드레스를 제어하는 기능, 즉 4개의 서브프레임중 어느 한 서브프레임을 지정하는 기능을 담당한다.The counter unit is connected to the ternary counter 110, the decimal counter 120, and the ternary counter 130 in series to form a total of 160 digits (4 digits x 10 digits x 4 digits) counters. Of these, the ternary counter 110 and the decimal counter 120 enable the generation of one subframe, while the remaining ternary counter 130 enables the generation of the main frame consisting of four subframes. do. More specifically, the ternary counter 110 is responsible for assigning an address for each channel in each subframe constituting one mainframe when multiplexing four DS-1E signals. It is responsible for determining the length, that is, the number of bits in each subframe. The ternary counter 130 is responsible for controlling the addresses of four subframes in the total frames, that is, designating any one of the four subframes.

상기 어드레스발생부 140은 메인프레임을 발생시키는 위치의 펄스를 만든다. 보다 구체적으로 말하면, 어드레스발생부 140은 최종적으로 FAW신호와 /FAW신호를 발생하는데, 이중에서 FAW신호는 프레임펄스 발생부 150의 일련의 플립플롭들 151∼154의 PD단자로 인가되어 그들을 인에이블시키고, /FAW신호는 멀티플렉서 155의 E단자로 인가되어 멀티플렉서 155를 인에이블시킨다. 따라서 결과적으로 어드레스발생부 140은 프레임펄스발생부 150에 의해 발생되는 프레임펄스 FRAME의 발생위치를 결정하는 것이다.The address generator 140 generates a pulse at a position for generating a main frame. More specifically, the address generator 140 finally generates the FAW signal and the / FAW signal, of which the FAW signal is applied to the PD terminals of the flip-flops 151 to 154 of the frame pulse generator 150 to enable them. The / FAW signal is applied to the E terminal of the multiplexer 155 to enable the multiplexer 155. As a result, the address generator 140 determines the generation position of the frame pulse frame generated by the frame pulse generator 150.

상술한 바와 같이 본 발명은 DS-1E신호 여러 개를 다중화하고 이 다중화된 전기적 신호를 광신호로 변환하여 전송할 시 다중화 프레임의 위치를 나타내는 프레임펄스를 발생하는 장치를 제공한다. 이러한 프레임펄스 발생장치는 다중화 프레임의 생성을 가능하게 하므로, DS-1E급 신호를 장거리 전송할 시 전송선로의 제한성을 해소하며, 여러개의 DS-1E급 신호를 전송함에 따라 많은 전송선로가 요구되는 단점도 해결하는 이점이 있다. 결과적으로 이러한 프레임펄스 발생장치는 유사동기식 광전송시스템의 신뢰성을 증가시키는 이점이 있다.As described above, the present invention provides an apparatus for generating a frame pulse indicating the position of a multiplexed frame when multiplexing multiple DS-1E signals and converting the multiplexed electrical signals into optical signals. Since the frame pulse generator enables the generation of multiplexed frames, it eliminates the limitation of the transmission line when transmitting DS-1E-level signals over long distances and requires many transmission lines by transmitting multiple DS-1E-level signals. There is also an advantage to solve. As a result, such a frame pulse generator has the advantage of increasing the reliability of the pseudosynchronous optical transmission system.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims

In a frame pulse generator for determining the position of a multiplexed frame when multiplexing DS-1E signals in a pseudo-synchronous optical transmission system:

A first quaternary counter for outputting a 2-bit count value for allocating addresses of four subframes constituting one main frame;

A decimal counter for outputting a 4-bit count value for determining the length of each subframe;

A second quaternary counter for outputting a 2-bit count value for allocating an address designating one of the four subframes constituting the main frame;

A first logical sum gate for performing OR operation on the output 2-bit values of the second quadrature counter;

A logical AND gate for performing an AND operation on the output 2-bit values of the decimal counter;

A second logical sum gate for performing a logical sum operation on the values of the remaining two output bits of the decimal counter, the logical sum operation result, and the logical multiplication result;

The result of the logical sum operation by the second logical sum gate is D flip-flop with a value of one bit of the output of the first quadrature counter as a clock, thereby inverting the frame allocation word signal indicating the generation position of the main frame and the frame allocation word signal inverted. An address generator comprising a D flip-flop for generating a;

A plurality of D flip-flops set by the frame allocation word signal to perform a series of flip-flop operations;

Enabled by the inverted frame allocation word signal, the multiplexer is configured to input the outputs of the respective D flip-flops and output the frame pulses for selectively generating the main frame according to the output value of the first quadrature counter. Frame pulse generating apparatus comprising a frame pulse generating unit.

The apparatus of claim 1, wherein each of the plurality of subframes comprises 40 bits.

The apparatus of claim 2, wherein the plurality of D flip-flops of the frame pulse generator are configured of four D flip-flops.