KR0148981B1 - Picture changing apparatus using horizontal sync-signal counter - Google Patents
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Abstract
본 발명은 수평동기신호 카운터를 이용한 화상변환 장치에 관한 것으로, 특히 화상에 대한 영상신호를 디지탈 값으로 변환하는 화상처리 장치에서 영상신호의 변환에 대한 동기 펄스로 작용하는 수평동기신호를 계수하는 수평동기신호 카운터와 계수된 값을 이용하여 메모리에 필요한 어드레스를 생성하는 가산기를 두어 영상신호를 디지탈 값으로 변환하는 수평동기신호 카운터를 이용한 화상변환 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image conversion apparatus using a horizontal synchronous signal counter. In particular, in an image processing apparatus for converting an image signal for an image into a digital value, a horizontal counting signal for synchronizing a horizontal synchronous signal acting as a sync pulse for the conversion of the image signal is provided. An image converting apparatus using a horizontal synchronizing signal counter for converting an image signal into a digital value by adding an synchronizing signal counter and an adder for generating an address necessary for a memory using a counted value.
Description
제1도는 종래의 화상변환 장치의 블록도이다.1 is a block diagram of a conventional image conversion apparatus.
제2도는 본 발명에 의한 수평동기신호 카운터를 이용한 화상변환 장치에 대한 블록구성도이다.2 is a block diagram of an image conversion apparatus using a horizontal synchronization signal counter according to the present invention.
제3도(a)-(b)는 종래의 화상변환 장치의 제어에 대한 플로우챠트이다.3A to 3B are flowcharts of the control of the conventional image conversion apparatus.
제4도는 본 발명에 의한 수평동기신호 카운터를 이용한 화상변환 장치의 제어에 대한 플로우챠트이다.4 is a flowchart of the control of the image conversion apparatus using the horizontal synchronization signal counter according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
211 : A/D 변환부 212 : 동기신호 검출부211: A / D converter 212: Sync signal detector
213 : 메모리 214 : 어드레스 카운터213: memory 214: address counter
215 : 제어부 216 : 수평동기신호 카운터215: control unit 216: horizontal synchronization signal counter
217 : 가산기217: adder
본 발명은 수평동기신호 카운터를 이용한 화상변환 장치에 관한 것으로, 특히 화상에 대한 영상신호를 디지탈 값으로 변환하는 화상처리 장치에서 영상신호의 변환에 대한 동기 펄스로 작용하는 수평동기신호를 계수하는 수평동기신호 카운터와 계수된 값을 이용하여 메모리에 필요한 어드레스를 생성하는 가산기를 두어 영상신호를 디지탈 값으로 변환하는 수평동기신호 카운터를 이용한 화상변환 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image conversion apparatus using a horizontal synchronous signal counter. In particular, in an image processing apparatus for converting an image signal for an image into a digital value, a horizontal counting signal for synchronizing a horizontal synchronous signal acting as a sync pulse for the conversion of the image signal is provided. An image converting apparatus using a horizontal synchronizing signal counter for converting an image signal into a digital value by adding an synchronizing signal counter and an adder for generating an address necessary for a memory using a counted value.
일반적으로 동화상에 대한 영상신호를 반도체 칩을 이용하여 디지탈 데이타로 그 화상을 변환하는데, 이에 대한 종래의 화상변환 장치에 대한 블록구성도가 제1도에 도시된 바와 같다.In general, a video signal for a moving image is converted into digital data using a semiconductor chip, and a block diagram of the conventional image conversion apparatus is shown in FIG.
여기에서 참조되는 바와같이 A/D 변환부(111)는 입력된 영상신호를 디지탈화하여 데이타 버스를 통해 메모리(113)로 그 변환된 데이타를 출력하고, 동기신호 검출부(112)는 입력된 영상신호에서 수평동기, 수직동기 및 필드(field)신호를 검출하여 검출된 신호를 제어부(115)로 출력함으로써 입력된 영상신호를 디지탈화하기 위해서 필요한 제어신호를 제어부(115)에서 생성할 수 있도록 하는 기능을 한다.As referred to herein, the A / D converter 111 digitalizes the input video signal and outputs the converted data to the memory 113 through the data bus, and the synchronization signal detector 112 inputs the input video signal. The controller 115 detects horizontal sync, vertical sync and field signals and outputs the detected signals to the controller 115 so that the controller 115 can generate a control signal necessary for digitalizing the input video signal. do.
어드레스 카운터부(114)는 제어부(115)에서 카운터 시작신호를 받아 동작하는 것으로 변환된 영상신호에 대한 디지탈 값의 저장하기 위해서, 그 저장에 대한 메모리의 어드레스를 발생한다.The address counter 114 generates an address of a memory for the storage in order to store a digital value for the video signal converted by the control unit 115 to operate by receiving the counter start signal.
또한 어드레스 카운터부(114)는 영상신호에서 순수한 영상신호만을 샘플링하기 위해 수직 및 수평동기신호와 카운터 회로(도시생략)를 이용 상기와 같은 동기신호가 발생후 부터 얼마의 시간동안 카운터 동작이 정지되게 함으로써, 불필요한 영상신호에 대한 디지탈 값이 메모리에 저장됨으로써 발생하는 메모리의 손실을 방지하는 기능도 수행한다.In addition, the address counter 114 uses a vertical and horizontal synchronous signal and a counter circuit (not shown) to sample only a pure video signal from the video signal, so that the counter operation is stopped for some time after the synchronization signal is generated. As a result, a function of preventing memory loss caused by storing digital values of unnecessary video signals in the memory is also performed.
이때 사용되는 카운터 회로(도시생략)는 영상신호의 앞부분과 뒷부분, 즉 불필요한 부분은 저장되지 못하게 어드레스를 할당하지 않고 순수한 영상신호만이 메모리에 저장되게 하는 것이다.In this case, the counter circuit (not shown) is used so that only pure video signals are stored in the memory without assigning addresses so that the front and rear parts of the video signals, that is, unnecessary parts, cannot be stored.
필드(field)신호는 현재 출력되는 영상신호가 어느 필드에 해당하는 영상신호인지를 알려주는 기능을 수행하고, 필드신호에 따라 화상에 대한 디지탈 값이 저장되는 메모리 영역은 짝수와 홀수 필드영역으로 구분이 되어 저장이 된다.The field signal indicates which field the video signal currently being output corresponds to, and the memory area in which digital values of the image are stored according to the field signal is divided into even and odd field areas. It is stored.
이와같은 종래의 화상변환 장치에서 화상을 그래버(graber) 하고자 하는 시점에서 현재의 필드 신호상태를 검사하였다가 필드 신호가 짝수에서 홀수 또는 홀수에서 짝수로 변환이 되면 그때부터 실제적인 그래버 동작을 수행하며 수평동기나 수직동기가 초기일 때는 영상신호를 캡쳐(capture)하기 위한 동기신호로 사용함과 동시에 상기 동기신호가 검출되는 동안은 A/D 변환을 하지 않는다.In the conventional image conversion apparatus, the current field signal state is examined at the time to grab the image, and when the field signal is converted from even to odd or odd to even, the actual grabber operation is performed from then on. When the horizontal synchronization or the vertical synchronization is initially used, the A / D conversion is not performed while the synchronization signal is detected while being used as a synchronization signal for capturing an image signal.
위와같이 그래버 시작시 현재의 필드를 검사하였다가 필드가 변환이 되면 그때부터 그래버 동작을 수행하고, 그래버 시작시간이 필드신호 변경 직후일 경우는 거의 한 필드에 해당하는 시간동안 아무런 동작도 하지 않고 지나 버리는 것이다.When the grabber starts, it checks the current field and when the field is converted, it performs grabber operation from then on. If the grabber start time is just after the change of the field signal, it passes without any action for almost one field. To throw it away.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해서 된 것으로, 본 발명의 목적은 화상에 대한 영상신호를 디지탈 값으로 변환하는 화상처리 장치에서, 화상변환에 대한 손실시간을 최대한 줄임과 동시에 보다 빠른 화상의 변환이 이루어지도록 하는 수평동기신호 카운터를 이용한 화상변환 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to reduce the loss time for image conversion as much as possible in an image processing apparatus for converting an image signal for an image into a digital value. The present invention provides an image conversion apparatus using a horizontal synchronous signal counter to enable fast image conversion.
상기와 같은 목적을 달성하기 위해서 본 발명에 의한 기술적 수단은 영상신호를 디지탈 값으로 변환하는 A/D 변환부(211)와, 그 변환된 디지탈 값을 저장하는 메모리(213)와, 영상신호에서 수평동기, 수직동기 및 필드신호를 검출하는 동기신호 검출부(212)와, 상기 검출된 신호에 의해 입력된 영상신호를 디지탈 값으로 변환하기 위해 필요한 제어신호를 출력하는 제어부(215)와, 상기 메모리(215)에 저장되는 디지탈 값의 어드레스를 지정하는 어드레스 카운터(214)를 갖춘 수평동기신호 카운터를 이용한 화상변환 장치에 있어서, 상기 A/D 변환부(211)에 입력되는 영상신호가 몇번째 수평라인의 것인지 수평동기신호 입력시마다 카운터하는 수평동기신호 카운터(216)와, 상기 수평동기신호 카운터(216)의 출력값과 상기 어드레스 카운터(214)의 어드레스를 가산하여 상기 메모리(213)에 저장되는 디지탈 값에 대한 어드레스를 출력하는 가산기(217)를 구비한다.In order to achieve the above object, the technical means according to the present invention includes an A / D converter 211 for converting a video signal into a digital value, a memory 213 for storing the converted digital value, and a video signal. A synchronization signal detection unit 212 for detecting horizontal synchronization, vertical synchronization, and field signals, a control unit 215 for outputting a control signal necessary for converting an image signal input by the detected signal into a digital value, and the memory An image conversion apparatus using a horizontal synchronous signal counter having an address counter 214 for designating an address of a digital value stored in 215, wherein a video signal input to the A / D conversion section 211 is horizontal for several times. A horizontal synchronous signal counter 216 that counts each line as a horizontal synchronous signal input, an output value of the horizontal synchronous signal counter 216, and an address of the address counter 214 The adder 217 outputs an address of a digital value stored in the memory 213.
이하, 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 의한 수평동기신호 카운터를 이용한 화상변환 장치에 대한 블록구성도이다.2 is a block diagram of an image conversion apparatus using a horizontal synchronization signal counter according to the present invention.
도시된 바와같이 본 발명은 입력되는 영상신호를 받아 처리하는 A/D 변환부(211) 및 동기신호 검출부(212)를 갖추고 있다. 상기 A/D 변환부(211)와 데이타 버스상으로 연결되고, 변환된 디지탈 값을 저장하는 메모리(213)를 구비하고 있다.As shown, the present invention includes an A / D converter 211 and a synchronization signal detector 212 that receive and process input video signals. A memory 213 is connected to the A / D converter 211 on a data bus and stores the converted digital value.
또한 본 발명은 수평동기신호를 카운터하는 수평동기신호 카운터(216)와, 입력된 영상신호를 디지탈화하기 위해서 필요한 제어신호를 출력하는 제어부(215)와, 상기 수평동기신호 카운터(216)의 출력값과 어드레스 카운터(214)의 출력값을 가산하여 상기 메모리(213)에 저장하기 위한 어드레스를 발생하는 가산기(217)를 갖추고 있다.The present invention also provides a horizontal synchronous signal counter 216 for countering a horizontal synchronous signal, a control unit 215 for outputting a control signal necessary for digitalizing an input video signal, and an output value of the horizontal synchronous signal counter 216. An adder 217 for generating an address for adding the output value of the address counter 214 to store in the memory 213 is provided.
이하 본 발명의 작용 및 효과를 설명하면 다음과 같다.Hereinafter will be described the operation and effect of the present invention.
A/D 변환부(211)의 영상신호 입력단자에 아나로그 형태의 영상신호가 입력되면, 그 내부에 구비된 변환장치에 의하여, 그 신호를 디지탈화하여 데이타 버스를 통해 메모리(213)로 변환된 데이타를 출력하고, 상기 영상신호의 입력단자에 직렬로 연결된 동기신호 검출부(212)에도 그 신호가 입력된다.When an analog video signal is input to the video signal input terminal of the A / D converter 211, the signal is converted into a memory 213 through a data bus by digitalizing the signal by a converter provided therein. The data is output, and the signal is also input to the synchronization signal detector 212 connected in series with the input terminal of the video signal.
상기 동기신호 검출부(212)는 입력된 영상신호에서 수평동기(Hsync), 수직동기(Vsync), 필드(field)신호를 검출하여, 그 검출된 신호를 제어부(215)에 출력하고, 또한 수평동기(Hsync)신호를 수평동기 카운터(216)에도 출력한다.The sync signal detector 212 detects a horizontal sync (Hsync), a vertical sync (Vsync), and a field signal from the input video signal, and outputs the detected signal to the controller 215, and also horizontal sync. The Hsync signal is also output to the horizontal synchronization counter 216.
상기 수평동기 카운터(216)는 A/D 변환부(211)에서 입력되는 영상신호가 몇번째 수평라인의 것인지 감시하기 위한 것으로 수평동기(Hsync) 입력시마다 카운터 값을 하나씩 증가시키며, 영상신호에서 디지탈 값으로 변환되는 과정을 인식하고, 또한 수직동기(Vsync) 신호가 검출되면, 그 내부의 카운터 값을 '0'로 리셋(reset)시키고, 출력값도 '0'를 출력한다.The horizontal synchronous counter 216 is for monitoring which horizontal line the video signal input from the A / D converter 211 is. The horizontal synchronous counter 216 increments a counter value by one for each Hsync input, and the digital signal in the video signal is increased. Recognizing a process of converting to a value, and also when a vertical sync signal (Vsync) is detected, the internal counter value is reset to '0', and the output value also outputs '0'.
어드레스 카운터(21)는 종래의 시스템과 같이 제어부(215)에서 카운터 시작 신호를 받아 동작하는 것으로 변환된 영상신호에 대한 디지탈 값을 저장하기 위해서, 그 저장에 대한 메모리(213)의 어드레스를 발생시키는 동작을 한다.The address counter 21 generates an address of the memory 213 for the storage in order to store a digital value for the video signal which is converted to operate by receiving the counter start signal from the control unit 215 as in the conventional system. It works.
그러나 어드레스 카운터(214)의 출력된 어드레스는 수평동기신호 카운터(216)의 출력값과 가산이 되어 어드레스를 발생시키므로 종래의 시스템과 다르게 동작한다.However, the output address of the address counter 214 is added to the output value of the horizontal synchronization signal counter 216 to generate an address, and thus operates differently from the conventional system.
여기서 수평동기신호 카운터(216)의 출력값과 상기 어드레스 카운터(214)의 어드레스를 가산시 상기 수평동기신호 카운터(216)의 출력값에 어떤 바이어스 값을 가지고 더해지는데 이때 바이어스 값은 한개의 수평라인을 몇개의 화소로 디지탈화할 것인지에 따라서 결정되는데, 그 화소의 갯수가 메모리(213)의 지정 어드레스에 동일한 값을 가지게 되기 때문이다.Here, when the output value of the horizontal synchronous signal counter 216 and the address of the address counter 214 are added with a certain bias value to the output value of the horizontal synchronous signal counter 216, the bias value is a number of horizontal lines. It is determined according to whether or not to digitize the pixel because the number of the pixel has the same value at the designated address of the memory 213.
또한 어드레스 카운터(214)에 있어서, 종래에는 카운터 동작의 시작을 항상 화상필드의 변환점에서 카운터 동작을 수행하지만, 본 발명에 의한 어드레스 카운터(214)는 수평동기신호가 액티브(ACTIV)되면 바로 동작을 수행하는 것이다.In the address counter 214, conventionally, the counter operation is always started at the transition point of the image field. However, the address counter 214 according to the present invention operates as soon as the horizontal synchronization signal is active. To do.
그리고 가산기(217)는 현재 입력되는 영상신호가 몇번째 라인의 수평신호인가를 알 수 있는 수평동기신호 카운터(216)의 출력값과 어드레스 카운터(214)에서 순차적으로 증가하는 어드레스값을 입력으로 받아 메모리(213)에 저장되는 어드레스를 발생시키는 것이다.The adder 217 receives the output value of the horizontal synchronous signal counter 216 and the address value sequentially increasing from the address counter 214, which can know the current line of the horizontal signal. The address stored in 213 is generated.
이하, 제3도 및 제4도에 도시된 플로우챠트를 참조하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the flowcharts shown in FIGS. 3 and 4.
먼저 단계 411에서 현재 변환하는 수평라인수(h)을 '0'로 하고 단계 412로 진행하여 수직동기(Vsync) 펄스가 '1'인지 검사하고, 즉 현재 필드에 대한 영상신호를 디지탈로 변환을 위한, 수직동기 펄스가 동작하는지 검사한다. 이것은 제3도(a)에서 단계 311, 단계 312, 단계 313으로 진행하면서 현재 필드(FN)과 기존 필드(Fo)를 검사하여 즉 홀수필드에서 짝수필드로 또는 그 반대로 전환이 되어야 그 이하의 과정을 수행하는 종래의 시스템과는 차이가 있는 것이다.First, in step 411, the number of horizontal lines (h) to be converted currently is set to '0', and the flow proceeds to step 412 to check whether the vertical sync (Vsync) pulse is '1'. To check if the vertical sync pulse is working. This is done by checking the current field FN and the existing field Fo in step 311, step 312, and step 313 in FIG. 3 (a), that is, switching from odd field to even field and vice versa. There is a difference from the conventional system that performs.
한편 제4도에서 수직동기 펄스가 '1'일 경우 단계 413, 단계 414로 진해하여 수평동기(Hsync) 펄스를 검사하여, 영상신호를 디지탈로 변환하기 위한 초기 단계일 경우에도 단계 415로 진행하고, 또는 수직동기(Vsync) 펄스가 작동후 수평동기(Hsync) 펄스가 어느 정도 진행된 후, 즉 임의의 수평라인에 대해서도 단계 415로 진행하여 수평라인의 디지탈 변환을 수행하고, 그리고 단계 416, 단계 417로 진행하여 변환된 수평라인수(h)와 화상변환하는 최대 수평라인수(hmax)를 비교하여, 그 이하의 과정을 반복한다.On the other hand, if the vertical sync pulse is '1' in FIG. 4, the process proceeds to step 413 and step 414 to check the horizontal sync (Hsync) pulse, and proceeds to step 415 even in the initial stage for converting the image signal to digital. Or, after the Vsync pulse is activated, after the Hsync pulse has progressed to some extent, i.e., proceeding to step 415 for any horizontal line, performing digital conversion of the horizontal line, and performing steps 416 and 417. The process proceeds to and compares the converted number of horizontal lines h and the maximum number of horizontal lines hmax for image conversion, and repeats the following process.
여기서 수평동기(Hsync) 펄스의 카운터값에 상관없이 임의의 수평라인에 대해서도 동작하지만 종래에는 제3도(b)의 단계 321에서와 같이 수직동기(Vsync) 펄스가 '1'이고 수평동기(Hsync) 펄스가 '1'일 경우, 즉 수평동기(Hsync) 펄스가 검출되는 동안은 그 이하의 과정을 수행하지 않고 수직동기(Vsync) 및 수평동기(Hsync)가 초기 단계일때만 영상신호를 캡쳐하기 위한 동기신호로 사용하고 있는 것이다.Here, it operates for any horizontal line irrespective of the counter value of the horizontal sync (Hsync) pulse, but conventionally, the vertical sync (Vsync) pulse is '1' and the horizontal sync (Hsync) is performed as in step 321 of FIG. ) When the pulse is '1', that is, the vertical sync (Vsync) and the horizontal sync (Hsync) are in the initial stage without performing the following process while the horizontal sync (Hsync) pulse is detected, the video signal is captured. It is used as a synchronization signal for
이와같이 본 발명에 의하면 종래의 시스템에서 가졌던 필드(field) 대기시간을 없애므로써 화상캡쳐(capture) 시간 즉 한 프레임의 영상신호가 주사되는 시간의 1/2인 약 16.7msec 만큼을 줄일 수 있고, 필드의 시작과 임의의 수평라인에 대해서도 디지탈 변환을 수행함으로써 화상캡처의 손실 시간을 줄일 수 있다.Thus, according to the present invention, by eliminating the field waiting time of the conventional system, it is possible to reduce the image capture time, that is, about 16.7 msec, which is 1/2 of the time when the video signal of one frame is scanned. It is possible to reduce the loss time of image capture by performing digital conversion for the beginning of the line and any horizontal line.
또한 화상데이타를 처리하여 어떠한 결과값을 추출해내어 이용하는 시스템에서는 시스템의 전체 처리속도를 향상시킬 수 있는 기반을 제공하는 것이다.In addition, a system that processes image data and extracts a certain result value provides a basis for improving the overall processing speed of the system.
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