KR0147751B1 - 디지탈 신호 입력회로 - Google Patents

Abstract

본 발명은 아날로그 회로의 사용시 발생되는 전원전압의 레벨변화와 주위 온도에 의한 특성 변화를 방지하고 하나의 칩으로 일체화할 경우 발생되는 사이즈 문제와 발열 등의 문제를 해결하도록 한 디지탈 신호 입력회로에 관한 것이다.

이러한 본 발명은 입력되는 디지탈 신호를 클럭에 래치시켜 출력시키는 래치수단과, 래치수단에서 출력되는 신호로부터 하이 신호를 검출하는 하이신호 검출수단과, 래치수단에서 출력되는 신호로부터 로우 신호를 검출하는 로우신호 검출수단과, 하이/로우신호 검출수단에서 각각 얻어지는 신호를 선택하여 출력하는 신호 선택수단으로 이루어진다.

Description

디지탈 신호 입력회로

제1도는 종래 디지탈 신호 입력회로 블록구성도.

제2도는 제1도의 각부 입출력 파형도.

제3도는 본 발명에 의한 디지탈 신호 입력회로 블록구성도.

제4도는 제3도의 각부 상세구성도.

제5도는 제3도의 각부 입출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 래치부 101 : 하이신호 검출부

102 : 로우신호 검출부 103 : 신호 선택부

본 발명은 디지탈 신호 입력회로에 관한 것으로, 특히 아날로그 회로의 사용시 발생되는 전원전압의 레벨변화와 주위 온도에 의한 특성 변화를 방지하고 하나의 칩으로 일체화할 경우 발생되는 사이즈 문제와 발열 등의 문제를 해결하도록 한 디지탈 신호 입력회로에 관한 것이다.

종래의 디지탈 신호 입력회로는 첨부된 도면 제1도에 도시된 바와 같다.

도시된 바와 같이, 종래의 디지탈 신호 입력회로는 입력되는 디지탈 신호를 저역 필터링 하는 저항(1) 및 콘덴서(2)와, 상기 저항(1) 및 콘덴서(2)를 통한 입력신호를 버퍼링하여 출력시키는 슈미트 트리거 버퍼(3)로 구성되었다.

이와 같이 구성된 종래 디지탈 신호 입력회로의 동작을 첨부된 도면 제2도를 참조하여 설명하면 다음과 같다.

먼저, 저항(1)과 콘덴서(2)는 저역 필터를 구성하는 구조이므로 제2도의 (a)와 같이 급격히 변하는 입력 신호에 대해서 즉각 변하지 못한다.

즉, 제2도의 (a)와 같이 입력되는 디지탈 신호는 저항(1)에 의해 크기가 제한된 전류를 형성하게 되고, 이 전류가 콘덴서(2)에 충방전하게 된다.

제2도의 (b)는 입력되는 디지탈 신호가 제2도의 (a)와 같을 경우 콘덴서(2)의 출력 파형이 된다.

이렇게 출력되는 전압 파형은 히스테리시스 특성을 갖는 슈미트 트리거 버퍼(3)에서 버퍼링하여 제2도의 (c)와 같은 파형으로 최종 출력되어진다.

즉, 입력신호가 계속 로우(LOW)인 경우에는 콘덴서(2)가 저항(1)을 통해 방전하여 콘덴서(2)의 출력전압도 로우(SOW)가 되고, 따라서 슈미트 트리거 버퍼(3)의 출력도 로우가 된다.

그리고 제2도의 (c)에 도시된 T1의 시점에서 입력신호가 하이가 되면 콘덴서(2)는 서서히 충전을 하지만 슈미트 트리거 버퍼(3)의 출력을 로우에서 하이로 천이시키기 위한 전압인 제2도의 (b)에 도시된 VH전압이 되기 전에 T2시점에서 입력신호가 다시 로우가 되므로 콘덴서(2)에 충전된 전압은 방전되어 T3시점에서 다시 로우가 되기 때문에 슈미트 트리거 버퍼(3)의 출력은 계속 로우가 된다.

아울러 T4의 시점에서 다시 입력신호가 하이가 되면 콘덴서(2)는 충전을 시작하게 되고, 이때 충전되는 충전전압이 VH이상이 되므로 콘덴서(2)의 충전전압이 VH가 되는 시점인 T5시점부터 슈미트 트리거 버퍼(3)의 출력신호는 로우에서 하이로 천이된다.

이후, T6시점에서 입력신호가 로우가 되면 콘덴서(2)가 서서히 방전을 시작하지만 T7시점에서 다시 입력신호가 하이가 되므로 콘덴서(2)의 전압이 슈미트 트리거 버퍼(3)가 하이에서 로우로 출력을 바꾸기 위한 전압인 VL의 전압이 되기 전에 다시 충전을 시작하므로 슈미트 트리거 버퍼(3)의 출력은 하이를 계속 유지한다.

아울러 T9의 시점에서 입력신호가 다시 로우가 되면 콘덴서(2)는 계속 방전을 하여 T1시점에서는 전압이 VL이 되므로 슈미트 트리거 버퍼(3)는 출력이 하이에서 로우로 변환된다.

제2도의 파형에서 제거될 수 있는 노이즈 파형의 크기는 입력 신호가 로우에서 하이로 변하는 경우는 CT1, 입력신호가 하이에서 로우로 변하는 경우는 DT2만큼의 크기가 된다.

이러한 파형은 콘덴서(2)의 충방전 시간에 의존하기 때문에 전원 전압의 레벨에 따라 바뀌게 되며, 저항(1)과 콘덴서(2)의 크기에 따라서도 바뀌게 된다.

그러나 이러한 종래의 디지탈 신호 입력회로는 저항과 콘덴서에 의해 입력신호의 지연을 만들기 때문에 전원 전압의 크기와 주변 온도에 따라서 지연 시간이 바뀌는 문제점이 있었다.

또한, 아날로그 회로로 구성되어 있으므로 하나의 칩으로 만드는 경우에 아날로그 회로는 정확한 회로의 제작이 어렵다는 문제점이 있으며, 아날로그 회로는 계속 전류가 흐르므로 전력 소비가 크고, 저항과 콘덴서를 칩내부에 구성할 경우 그 크기가 매우 커진다는 단점도 있었다.

따라서, 본 발명은 상기와 같은 종래 디지탈 신호 입력회로의 제반 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 아날로그 회로의 사용할 때 발생되는 전원전압의 레벨변화와 주위 온도에 의한 특성 병화를 방지하고 하나의 칩으로 일체화할 경우 발생되는 사이즈 문제와 발열 등의 문제를 해결하도록 디지탈 신호 입력회로를 제공하는데 있다.

이러한 본 발명의 목적을 달성하기 위한 기술적 수단은 입력되는 디지탈 신호를 클럭에 래치시켜 순차 출력시키는 다수개의 플립플롭을 포함하는 래치수단과, 상기 래치수단에서 출력되는 신호로부터 하이신호를 검출하는 하이신호 검출수단과, 상기 래치수단에서 출력되는 신호로부터 로우 신호를 검출하는 로우신호 검출수단과, 상기 하이/로우신호 검출수단에서 각각 얻어지는 신호를 선택하여 출력하는 신호 선택수단으로 이루어진다.

이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제3도는 본 발명에 의한 디지탈 신호 입력회로 블록 구성도이다.

도시된 바와 같이, 본 발명에 의한 디지탈 신호 입력회로는 입력되는 디지탈 신호를 클럭에 래치시켜 순차 출력시키는 다수개의 플립플롭을 포함하는 래치부(100)와, 상기 래치부(100)에서 출력되는 신호로부터 하이신호를 검출하는 하이신호 검출부(101)와, 사이 래치수단에서 출력되는 신호로부터 로우 신호를 검출하는 로우신호 검출부(102)와, 상기 하이/로우신호 검출부(101)(102)에서 각각 얻어지는 신호를 선택하여 출력하는 신호 선택부(103)로 구성되었다.

이와 같이 구성된 본 발명에 의한 디지탈 신호 입력회로의 작용 및 효과를 첨부한 도면 제4도 및 제5도를 참조하여 설명하면 다음과 같다.

먼저, 신호 선택부(103)의 출력이 로우인 상태이고, 제5도의 (a)와 같은 클럭이 동작클럭으로 래치부(100)에 입력되고, (b)와 같이 디지탈 신호가 입력되면 래치부(100)는 동자클럭에 입력되는 디지탈 신호를 래치시켜 출력시키게 된다.

즉, 래치부(100)는 제4도에 도시된 바와 같이, T1 - T2시간동안 입력신호가 (b)와 같이 하이신호라면 그 하이신호를 제1내지 제5디플립플롭(100 a- 100e)으로 순차 쉬프트시켜 제5도의 (c) 내지 (g)와 같은 펄스를 출력시키게 된다.

이와 같이 순차 쉬프트 되어 출력하는 (c) 내지 (g)와 같은 펄스는 하이신호 검출부(101)를 이루는 앤드 게이트(101a)와 로우신호 검출부(102)를 이루는 오아 게이트(102a)에 각각 입력된다.

이때, 하이인 상태의 입력신호가 짧기 때문에 앤드 게이트(101a)의 출력이 하이가 될 수 있는 구간이 존재하지 못하도록 앤드 게이트(101a)의 출력신호도 로우가 되고, 아울러 오아 게이트(102a)의 출력은 로우신호와 하이신호가 같이 입력되므로 하이신호를 출력시키게 된다.

따라서 신호 선택부(103)는 멀티플렉서(103a)로 이전의 출력이 로우였으므로 신호 선택신호(S)가 로우가 되어 앤드 게이트(101a)의 출력을 선택하게 되며, 이때 앤드 게이트(101a)의 출력신호가 로우이므로 신호 선택부(103)의 출력도 역시 로우가 된다.

그리고, T3시점에서는 입력신호가 로우에서 하이로 천이되어 입력되므로 다시 제1내지 제5디플립플롭(100a -100e)은 다시 입력되는 하이신호를 순차 쉬프트시켜 출력하게 되는데, 이 때 입력되는 하이신호가 T4시점까지 유지되므로 T4시점에서 앤드 게이트(101a)의 출력신호는 (h)와 같이 하이가 되고, 오아 게이트(102a)의 출력신호도 (i)와 같이 하이가 된다.

그리하면 신호 선택부(103)는 현재 출력하고 있는 신호가 로우이므로 신호 선택신호도 로우가 되어 앤드 게이트(101a)의 출력신호를 선택하게 되고, 앤드 게이트(101a)의 출력신호가 하이이므로 그 출력도 하이가 된다.

이와 같이 신호 선택부(103)의 출력신호가 하이가 되면 신호 선택신호도 하이가 되어 오아 게이트(102a)의 출력신호를 선택하게 되며, 현재 오아 게이트(102a)의 출력신호도 하이이므로 현재 출력하고 있는 하이신호를 계속 유지하게 된다.

그리고 T5 - T6시간 동안에는 입력되는 디지탈 신호가 로우신호이지만 로우상태의 입력 신호가 짧기 때문에 제1 내지 제5 디플립플롭(100a - 100e)의 정의 출력이 (c)내지 (g)에 도시된 바와 같이 모두 로우가 되는 구간이 존재하지 못하므로 오아 게이트(102a)의 출력이 하이가 되고, 따라서 신호 선택부(103)의 출력도 계속 하이신호를 출력시키게 된다.

아울러 T7시점에서 입력신호가 로우가 되고, 그 입력신호가 T8시점까지 유지되므로 제1 내지 제5 디플립플롭(100a - 100e)의 모든 출력신호는 T8시점에서 로우가 된다.

따라서 오아 게이트(102a)에 입력되는 신호도 모두 로우가 되므로 오아 게이트(102a)의 출력신호는 로우가 되어 신호 선택부(103)에 입력되어 지고, 신호 선택부(103)는 현재 출력신호가 하이이므로 오아 게이트(102a)의 출력신호를 선택하여 출력시키게 되는데, 오아 게이트(102a)의 출력신호가 로우이므로 그 출력으로 로우신호를 출력시키게 된다.

이와 같이 동작하므로서 T1 - T2, T5 - T6과 같이 짧은 신호는 잡음으로 판단하여 제거를 하게 된다.

여기서 제거되는 신호들의 폭은 제1내지 제5디플립플롭(100a - 100e)의 갯수보다 작은 갯수의 클럭의 상승(또는 하강)에지를 거치는 신호들이다.

즉, 제거하고자 하는 신호의 펄스폭은 디플립플롭의 갯수와 입력 클럭의 주파수에 의해 결정되어진다.

이상에서와 같이 본 발명은 기존의 아날로그 회로 대신에 디지탈 회로를 사용하므로서 전원 전압의 레벨과 주위 온도에 무관하게 정상동작을 수행할 수 있는 효과가 있으며, 회로를 하나의 칩으로 구성할 경우 모두 디지탈 소자이므로 회로의 설계가 용이함과 더불어 사이즈를 작게 할 수 있는 효과가 있다.

Claims (5)

1. 입력되는 디지탈 신호를 클럭에 래치시켜 출력시키는 래치수단과, 상기 래치수단에서 출력되는 신호로부터 하이신호를 검출하는 하이신호 검출수단과, 상기 래치수단에서 출력되는 신호로부터 로우 신호를 검출하는 로우신호 검출수단과, 상기 하이/로우신호 검출수단에서 각각 얻어지는 신호를 선택하여 출력하는 신호 선택수단으로 구성된 것을 특징으로 하는 디지탈 신호 입력회로.
2. 제1항에 있어서, 상기 래치수단은 입력되는 디지탈 신호를 클럭에 동기시켜 순차 시프트시키는 복수개의 디플립플롭으로 구성된 것을 특징으로 하는 디지탈 신호 입력회로.
3. 제1항에 있어서, 상기 하이신호 검출수단은 상기 래치수단내의 디플립플롭의 각 출력신호를 논리곱하고 그 결과신호를 하이신호 검출신호로 출력시키는 앤드 게이트로 구성된 것을 특징으로 하는 디지탈 신호 입력회로.
4. 제1항에 있어서, 상기 로우신호 검출수단은 상기 래치수단내의 디플립플롭의 각 출력신호를 논리합하고 그 결과신호를 로우신호 검출신호로 출력시키는 오아 게이트로 구성된 것을 특징으로 하는 디지탈 신호 입력회로.
5. 제1항에 있어서, 상기 신호 선택수단은 상기 하이신호 검출수단 및 로우신호 검출수단에서 각각 얻어지는 신호를 신호 선택신호에 따라 선택하여 출력시키는 멀티플렉서로 구성된 것을 특징으로 하는 디지탈 신호 입력회로.