KR0147750B1 - Reference clock selection system of digital keyphone - Google Patents
Reference clock selection system of digital keyphoneInfo
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Abstract
본 발명은 메인 보오드의 슬럿에 장착되어 있는 국선카드가 다운되어 클럭신호를 인가하지 못하는 국선카드이거나 메인 보오드의 전체 스럿에 국선카드가 장착되지 않은 경우 메인 보오드의 슬럿에 구비되는 FET는 온 상태를 유지하며, 메인 보오드의 슬럿에 장착된 국선카드가 정상적인 클럭을 출력하는 카드이면 타이밍 제어 프로세서는 국선카드에 구비되는 FET의 게이트 단에 로우레벨의 신호를 인가하여 FET를 온 상태로 형성하고, 메인 보오드의 슬럿에 장착된 국선카드가 정상적인 클럭을 출력하지 못하는 카드이면 타이밍 제어 프로세서는 국선카드에 구비되는 FET의 게이트 단에 하이레벨의 신호를 인가하여 FET를 오프 상태로 형성하여 메인 보오드로 부터 인가되는 국선카드의 클럭이 단일의 클럭으로 인가되므로 기준클럭의 선택이 편리하기준클럭을 제공하는 국선카드에 에러가 발생하여 정상적인 클럭을 제공하지 못할시 다른 국선카드로 부터 기준클럭이 인가되도록 절체하므로 운용에 신뢰성이 제공된다.According to the present invention, when a CO line card installed in the slot of the main board is down and does not apply a clock signal, or when the CO card is not mounted in the entire slot of the main board, the FET provided in the slot of the main board is in an ON state. If the CO line card mounted in the slot of the main board is a card that outputs a normal clock, the timing control processor applies a low level signal to the gate terminal of the FET provided in the CO card to form the FET ON. If the CO line card mounted in the slot of the board does not output a normal clock, the timing control processor applies a high level signal to the gate terminal of the FET provided in the CO line card to form the FET in the off state and then applies it from the main board. It is convenient to select the reference clock because the clock of the CO line card is applied as a single clock. When an error occurs in the CO line card that provides the clock and fails to provide a normal clock, the reference clock is applied from another CO card to provide reliability in operation.
Description
제1도는 본 발명에 따른 디지탈 키폰시스템에 기준클럭 선택장치 구성도.1 is a block diagram of an apparatus for selecting a reference clock in a digital key phone system according to the present invention.
제2도는 본 발명에 따른 메인 보오드 상세 회로 구성도.2 is a detailed circuit diagram of the main board according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10:국선카드 11:클럭 추출부10: CO card 11: Clock extraction unit
12:컨넥터 20:메인 보오드12: Connector 20: Main board
21A-21N:슬럿 22:클럭감지부21A-21N: Slot 22: Clock detection part
23:클럭 선택부 24:기준클럭 발생부23: Clock selector 24: Reference clock generator
25:프리 런 R1-Rn:저항25: free run R1-Rn: resistance
본 발명은 디지탈 키폰시스템의 클럭 발생장치에 관한 것으로, 특히 다수개의 클럭 발생원으로 부터 제공되는 클럭신호에서 하나가 기준클럭 신호의 선택에 편리성이 제공되도록한 디지탈 키폰시스템의 기준클럭 선택장치에 관한 것이다.The present invention relates to a clock generator of a digital key phone system, and more particularly, to a reference clock selection device of a digital key phone system in which one of the clock signals provided from a plurality of clock sources is provided for convenience in selecting a reference clock signal. will be.
종래의 디지탈 키폰시스템에서 데이타의 송수신에 필요한 기준클럭을 발생하기 위해서는 백플랜 보오드 즉, 메인 보오드의 각 슬럿에 장착되어 있는 디지탈 국선카드 또는 ISDN 카드들이 망과 접속되어 망으로 부터 인가되는 각각의 타이밍 클럭신호를 추출한 후 클럭선택수단을 통하여 임의의 정상적인 타이밍 클럭을 선택하여 기준클럭 발생수단측에 인가하면 기준클럭 발생수단은 선택된 임의의 타이밍 클럭을 시스템의 주클럭으로 하여 출력한다.In order to generate the reference clock required for data transmission and reception in a conventional digital key phone system, a backplane board, that is, a digital trunk line card or an ISDN card mounted in each slot of the main board, is connected to the network and applied to each timing. After extracting the clock signal, any normal timing clock is selected through the clock selection means and applied to the reference clock generating means. The reference clock generating means outputs the selected arbitrary timing clock as the main clock of the system.
이때, 클럭감지수단은 메인 보오드의 각 슬럿으로 부터 인가되는 타이밍 클럭신호를 감지하여 타이밍 클럭신호가 검출되는 슬럿이 검출되면 검출된 슬럿에 기준클럭이 인가되지 못하도록 제어하며 전체의 슬럿으로 부터 타이밍 클럭신호의 인가를 검출하지 못하면 시스템이 다운되는것을 방지하기 위해 프리 런측에 제어신호를 인가하여 임의의 기준클럭을 발생시킨다.At this time, the clock detecting means detects a timing clock signal applied from each slot of the main board, and when a slot for detecting the timing clock signal is detected, controls the clock not to be applied to the detected slot and the timing clock from the whole slot. If it does not detect the application of a signal, a control signal is applied to the free run side to generate an arbitrary reference clock to prevent the system from going down.
전술한 바와 같은 종래의 디지탈 키폰시스템에서 기준클럭 발생장치는 다수개의 디지탈 국선 카드나 ISDN 국선카드가 메임 보오드의 슬럿에 장착되므로 망으로부터 인가되는 각각의 클럭신호가 메인 보오드를 통하여 전달되므로 전자파의 간섭에 의한 영향으로 디지탈 시스템의 특성이 저하되는 문제점이 있으며, 주 클럭발생수단의 회로구성이 복잡하여 제작원가가 상승되는 문제점이 있었다.In the conventional digital key-phone system as described above, in the reference clock generator, a plurality of digital trunk lines or ISDN trunk lines are mounted in slots of main boards, so each clock signal applied from the network is transmitted through the main board, thereby interfering with electromagnetic waves. There is a problem that the characteristics of the digital system is degraded due to the effect, and the manufacturing cost is increased because the circuit configuration of the main clock generating means is complicated.
본 발명은 전술한 문제점을 감안하여 안출한 것으로, 그 목적은 디지탈 키폰시스템에서 데이타의 송수신에 필요한 기준클럭을 선택하기 위해 메인보오드의 각 슬럿에 장착된 디지탈 국선카드나 ISDN 국선카드로 부터 인가되는 클럭신호를 메인 보오드를 통하지 않은 상태에서 FET를 통한 스위칭에 따라 각각의 슬럿으로 부터 단일의 라인을 통하여 주 클럭발생수단측에 인가되도록 분산함으로써 선택된 기준클럭에 미치는 전자파의 영향을 배제하여 데이타의 송수신에 신뢰성을 제공하도록 한 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to be applied from a digital trunk line card or an ISDN trunk line card mounted in each slot of a main board to select a reference clock for data transmission and reception in a digital key phone system. Transmission and reception of data by eliminating the influence of electromagnetic waves on the selected reference clock by distributing the clock signal to be applied to the main clock generating means through a single line from each slot according to the switching through the FET without passing through the main board. To provide reliability.
이와같은 목적을 달성하기 위한 본 발명의 특징은 디지탈 국선과 ISDN망 국선을 접속하기 위한 국선카드와 상기 국선카드를 장착하는 슬럿이 다수개 구비되는 메인 보오드로 이루어지는 디지탈 키폰시스템에 있어서, 상기 국선카드에 구비되며 망으로 부터 인가되는 클럭신호를 추출하는 클럭추출수단과, 상기 추출된 클럭신호를 드레인단의 신호로 입력받고 소오스 단이 상기 메인 보오드에 구비되는 슬럿의 에지 컨넥터와 접속되며 저항을 통해 게이트 단에 인가되는 타이밍 제어 프로세서의 제어신호에 따라 스위칭되는 FET와, 상기 FET의 출력신호를 상기 메인 보오드를 통해 주 클럭 발생수단측에 인가하기 위한 컨넥터와, 상기 메인 보오드의 각 슬럿에 구비되며 5V의 전원이 저항을 통해 게이트 단에 인가되고 저항을 통해 그라운드의 전원이 소오스 단에 인가되며 컨넥터의 접점을 통하여 드레인 단의 출력을 주 클럭 발생수단측에 인가하는 FET를 구비하는 것을 특징으로 하는 디지탈 키폰시스템의 기준클럭 선택장치를 제공한다.A feature of the present invention for achieving the above object is a digital key phone system comprising a main line card having a plurality of slots for mounting the CO line and ISDN network CO line and the CO line card, wherein the CO line card A clock extracting means for extracting a clock signal applied from a network, the clock signal being input as a drain terminal signal, and a source terminal connected to an edge connector of a slot provided in the main board, A FET switched according to a control signal of a timing control processor applied to a gate end, a connector for applying an output signal of the FET to the main clock generating means through the main board, and a slot in each slot of the main board; 5V of power is applied to the gate terminal through a resistor, and the source of ground is Provided is a reference clock selection device for a digital key phone system, characterized in that it comprises a FET applied to the stage and applying the output of the drain stage to the main clock generating means side through the contact of the connector.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 디지탈 키폰시스템에서 기준클럭 선택장치 구성도로, 도면에서 알 수 있는 바와 같이 본 발명이 적용되는 디지탈 키폰시스템은 국선카드(10)와 메인 보오드(20)로 이루어지는데, 국선카드(10)는 클럭 추출부(11)와, 컨넥터(12), 저항(R) 및, FET로 구성된다. 클럭 추출부(11)는 접속된 망인 디지탈 국선이나 ISDN 국선으로 부터 호 접속시 인가되는 클럭신호를 검출하여 추출한다. 컨넥터(12)는 국선카드(10)를 메인 보오드(20)에 장착할시 각 슬럿에 연결된다. FET는 드레인 단에 클럭 추출부(11)로 부터 추출된 클럭신호를 입력받고, 소오스 단은 메인 보오드(20) 슬럿의 에지접점(a)에 연결되며, 게이트 단은 메인 보오드(20) 슬럭의 에지접점(c) 및 저항(R)을 거쳐 타이밍 클럭 카드의 프로세서와 접속된다.FIG. 1 is a block diagram of a reference clock selection device in a digital key phone system according to the present invention. As shown in the drawing, a digital key phone system to which the present invention is applied comprises a trunk line card 10 and a main board 20. The card 10 is composed of a clock extraction section 11, a connector 12, a resistor R, and a FET. The clock extracting unit 11 detects and extracts a clock signal applied during a call connection from a digital trunk line or an ISDN trunk line, which is a connected network. The connector 12 is connected to each slot when the CO line card 10 is mounted on the main board 20. The FET receives the clock signal extracted from the clock extracting unit 11 at the drain stage, the source stage is connected to the edge contact a of the slot of the main board 20, and the gate stage of the slot is connected to the slot of the main board 20. It is connected to the processor of the timing clock card via the edge contact c and the resistor R.
또한 메인 보오드(20)는 다수개의 슬럿(21A-21N)과, 클럭 감지부(22), 클럭 선택부(23), 기준 클럭 발생부(24), 프리 런(25), 저항(R1-Rn)및, 다수개의 FET로 이루어지는데, 다수개의 슬럿(21A-21N) 각각에는 FET와 저항이 2개 구비되며, FET의 게이트 단에는 풀업 저항(R1,R2,R3)을 통하여 5V의 전원과 각 슬럿 컨넥터의 (c)단자와 연결되고, 제1슬럿의 FET 드레인 단은 제1슬럿의 에지 컨넥터의 (a)를 통하여 클럭감지부(22)로 연결된다. 제2슬럿의 FET 드레인단은 제2슬럿의 에지 컨넥터(a)에 연결되고 앞단 제1슬럿의 (b) 컨넥터를 통하여 소오스 단에 연결된다. 이때 각 슬럿의 소오스 단은 풀업 저항(R4,R5,R6)를 연결한다. 이와 같이 전단 슬럿의 FET 소오스 단은 다음단 슬럿의 FET 드레인 단에 연결되는 데이지 체인(Daisy Chain)결합방법으로 연결된다. 클럭 감지부(22)는 FET의 스위칭을 통해 각 슬럿으로 부터 인가되는 타이밍 클럭신호를 검출하여 그에 해당하는 소정의 신호를 출력한다. 클럭 선택부(23)는 클럭 감지부(22)로 부터 인가되는 각각의 슬럿에 대한 타이밍 클럭신호에서 기준클럭으로 설정하고자 하는 하나의 클럭신호를 선택한다. 주 클럭 발생기(24)는 선택된 기준 클럭신호에 따라 시스템 전체의 회로부측에 필요한 클럭을 발생하여 출력한다. 프리 런(25)은 메인 보오드(20)의 각 슬럿에 장착되어 있는 카드로 부터 인가되는 클럭신호가 없을 경우 시스템이 다운되는 것을 방지하기 위한 임의의 기준클럭을 발생시킨다.In addition, the main board 20 includes a plurality of slots 21A-21N, a clock detector 22, a clock selector 23, a reference clock generator 24, a free run 25, and resistors R1-Rn. And a plurality of FETs, each of which has two FETs and two resistors, and the gate terminal of the FET has a power supply of 5V and a pull-up resistor (R1, R2, R3). The (c) terminal of the slot connector is connected, and the FET drain terminal of the first slot is connected to the clock sensing unit 22 through (a) of the edge connector of the first slot. The FET drain terminal of the second slot is connected to the edge connector (a) of the second slot and to the source terminal via the (b) connector of the first slot. At this time, the source terminal of each slot connects the pull-up resistors R4, R5, and R6. As such, the FET source stage of the front slot is connected by a daisy chain coupling method connected to the FET drain stage of the next slot. The clock detector 22 detects a timing clock signal applied from each slot through switching of the FET and outputs a predetermined signal corresponding thereto. The clock selector 23 selects one clock signal to be set as a reference clock from the timing clock signal for each slot applied from the clock detector 22. The main clock generator 24 generates and outputs a required clock on the circuit side of the whole system according to the selected reference clock signal. The free run 25 generates an arbitrary reference clock to prevent the system from going down when there is no clock signal applied from the card mounted in each slot of the main board 20.
전술한 바와같이 이루어지는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention made as described above are as follows.
메인 보오드(20)에 설치되는 각각의 슬럿에 국선카드(10)가 장착되어 있지 않으면 메인 보오드(20)의 각 슬럿에 구비되는 FET는 저항을 통해 게이트 단에 인가되는 전원과 저항을 통해 소오스단에 인가되는 전원에 의해 온상태를 유지한다. 이때, 국선카드(10)로 부터 인가되는 클럭신호가 검출되지 않으므로 프리 런(25)이 임의의 기준클럭신호를 출력하여 주 클럭 발생부(24) 측에 인가한다. 따라서 주 클럭 발생부(24)는 인가되는 프리 런(25)의 기준 클럭에 따라 클럭신호를 발생하여 시스템의 다운을 방지한다.When the CO line 10 is not mounted in each slot installed in the main board 20, the FETs provided in each slot of the main board 20 are applied to the gate terminal through a resistor and a source terminal through the resistor. Maintain on state by power applied to. At this time, since the clock signal applied from the trunk line card 10 is not detected, the free run 25 outputs an arbitrary reference clock signal and applies it to the main clock generator 24. Therefore, the main clock generator 24 generates a clock signal according to the reference clock of the free run 25 to prevent the system from being down.
만약, 메인 보오드(20)의 임의의 슬럿에 하나의 디지탈 국선카드 및 ISDN 카드가 장착되어 있는 경우 클럭 감지부(22)는 국선카드(10)의 컨넥터(11)와 메인 보오드(20)의 컨넥터(a)를 통해 인가되는 클럭신호를 검출하여 정상적인 클럭의 신호로 판단되면 타이밍 제어 프로세서측에 그에 해당하는 신호를 인가한다. 타이밍 제어 프로세서는 인가되는 신호에 따라 국선카드(10)의 포트A측에 로우레벨의 신호를 인가하여 저항(R)을 통해 FET의 게이트 단에 인가한다. 따라서 FET는 게이트 단에 인가되는 신호에 의해 턴 온되므로 국선카드(10)가 장착되어 있는 슬럿의 FET는 턴 오프상태로 전환된다. 따라서 국선카드(10)에서 추출된 클럭신호가 국선카드(10)에 구비되는 FET의 턴 온에 의해 드레인 단과 소오스 단을 거쳐 메인 보오드(20) 슬럿의 컨넥터(a)접점을 통해 클럭감지부(22)로 인가되면 클럭 감지부(22)는 인가되는 클럭신호가 정상적인 신호로 판단되므로 클럭 선택기(23)를 통하여 주 클럭 발생부(24)측에 인가한다. 주 클럭 발생부(24)는 클럭 선택기(23)로 부터 인가되는 기준클럭에 따라 시스템에 필요한 클럭신호를 출력하여 각 회로부측에 인가한다.If one digital trunk line card and an ISDN card are mounted in any slot of the main board 20, the clock detector 22 may connect the connector 11 of the trunk line card 10 and the connector of the main board 20. When a clock signal applied through (a) is detected and determined to be a normal clock signal, a corresponding signal is applied to the timing control processor. The timing control processor applies a low level signal to the port A side of the trunk line card 10 according to the applied signal and applies it to the gate terminal of the FET through the resistor R. Therefore, since the FET is turned on by a signal applied to the gate terminal, the FET of the slot in which the CO line card 10 is mounted is turned off. Therefore, the clock signal extracted from the trunk line card 10 is turned on by the FET provided in the trunk line card 10 and then through the drain terminal and the source terminal. 22, the clock detector 22 determines that the applied clock signal is a normal signal, and applies the clock signal to the main clock generator 24 through the clock selector 23. The main clock generator 24 outputs a clock signal necessary for the system according to the reference clock applied from the clock selector 23 and applies it to each circuit section.
이와같이 메인 보오드(20)의 슬럿중에 하나의 국선카드(10)가 장착되더라도 국선카드(10)가 장착되지 않은 슬럿의 FET는 항상 온 상태를 유지하므로 국선카드(10)로 부터 추출된 클럭신호는 클럭감지부(22)와 클럭 선택기(23)를 통해 주 클럭발생부(24)측에 정상적으로 인가되어 시스템을 운용하기 위한 클럭을 발생시킨다.In this way, even if one trunk line card 10 is mounted among the slots of the main board 20, the FET of the slot without the trunk line card 10 is always on, so the clock signal extracted from the trunk line card 10 It is normally applied to the main clock generator 24 through the clock detector 22 and the clock selector 23 to generate a clock for operating the system.
만약 메인 보오드(20)의 슬럿에 2개 이상의 국선카드(10)가 장착되면 항상 맨 선단의 슬럿에 장착된 국선카드(10)의 FET는 온 상태를 유지하고, 국선카드(10)를 장착하는 슬럿의 FET는 항상 오프를 유지하므로 맨 선단의 슬럿에 장착된 국선카드(10)로 부터 주 클럭 발생부(24)측에 기준클럭신호를 인가한다. 이때, 메인 보오드(20)의 맨 선단 슬럿에 장착된 국선카드(10)로 부터 인가되는 클럭신호가 다운되어 클럭 감지부(22)에 검출되면 타이밍 제어 프로세서는 국선카드(10)의 포트A측에 하이레벨의 신호를 인가하여 저항(R)을 통해 FET의 게이트 단에 인가하므로 FET는 오프상태로 전환된다. 이때, 이 국선카드(10)가 장착되어 있는 메인 보오드(20) 슬럿의 FET는 온상태로 전환되어 다음단의 슬럿에 장착되어 있는 국선카드(10)로 부터 인가되는 클럭신호가 기준클럭의 신호로 주 클럭 발생부(24)측에 인가되도록 한다.If two or more trunk lines cards 10 are mounted in the slots of the main board 20, the FET of the trunk lines card 10 mounted in the slot at the far end always remains on, and the trunk lines card 10 is mounted. Since the FET of the slot is always kept off, the reference clock signal is applied to the main clock generator 24 from the trunk line card 10 mounted in the slot at the far end. At this time, when the clock signal applied from the trunk line card 10 mounted at the far end slot of the main board 20 is down and detected by the clock detection unit 22, the timing control processor determines the port A side of the trunk line card 10. The high level signal is applied to the gate terminal of the FET through the resistor R, and thus the FET is turned off. At this time, the FET of the main board 20 slot in which the CO line card 10 is mounted is turned on so that the clock signal applied from the CO line card 10 mounted in the next slot is a reference clock signal. The main clock generator 24 is applied to the main clock generator 24.
이상에서 설명한 바와 같이 본 발명은 메인 보오드의 슬럿에 장착되어 있는 국선카드가 다운되어 클럭신호를 인가하지 못하는 국선카드이거나 메인 보오드의 전체 슬럿에 국선카드가 장착되지 않은 경우 메인 보오드의 슬럿에 구비되는 FET는 온 상태를 유지하며, 메인 보오드의 슬럿에 장착된 국선카드가 정상적인 클럭을 출력하는 카드이면 타이밍 제어 프로세서는 국선카드에 구비되는 FET의 게이트 단에 로우레벨의 신호를 인가하여 FET를 온 상태로 형성하고, 메인 보오드의 슬럿에 장착된 국선카드가 정상적인 클럭을 출력하지 못하는 카드이면 타이밍 제어 프로세서는 국선카드에 구비되는 FET의 게이트 단에 하이레벨의 신호를 인가하여 FET를 오프 상태로 형성하여 메인 보오드로 부터 인가되는 국선카드의 클럭이 단일의 클럭으로 인가되므로 기준클럭의 선택이 편리하며 기준클럭을 제공하는 국선카드에 에러가 발생하여 정상적인 클럭을 제공하지 못할시 다른 국선카드로 부터 기준 클럭이 인가되도록 절체하므로 운용에 신뢰성이 제공된다.As described above, the present invention is provided in the slot of the main board when the CO line card mounted in the slot of the main board is down and fails to apply the clock signal, or when the CO card is not installed in the entire slot of the main board. The FET remains on. If the CO line card mounted in the slot of the main board is a card that outputs a normal clock, the timing control processor applies a low level signal to the gate of the FET of the CO line card to turn on the FET. If the CO line card installed in the slot of the main board does not output a normal clock, the timing control processor applies a high level signal to the gate terminal of the FET provided in the CO card to form the FET in the OFF state. Since the clock of the CO line card applied from the main board is applied as a single clock, Convenient selection of the clock, and so switching to the reference clock from the other trunk line card when the error occurs in the trunk card to provide a reference clock can not provide a normal clock is applied is provided with a reliability in operation.
Claims (4)
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Applications Claiming Priority (1)
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| KR1019950025774A KR0147750B1 (en) | 1995-08-21 | 1995-08-21 | Reference clock selection system of digital keyphone |
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Family Applications (1)
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- 1995-08-21 KR KR1019950025774A patent/KR0147750B1/en not_active IP Right Cessation
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