KR200141198Y1 - Construction information recognizing device of distributed controller system - Google Patents
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Abstract
본 고안은 분산 제어 시스템의 구성 정보 인식 장치에 관한 것으로 특히, 해당 슬롯에 대한 구성 정보를 한번에 읽을 수 있도록 구성함으로써 불필요한 부하 처리에 의한 지연 시간을 제거하여 처리 속도를 향상시킬 수 있도록 안출한 것이다. 이러한 본 고안은 씨피유 보드(201)와 입출력 보드(202∼209)간을 통신 라인(T0∼T2)과 정보 라인(cf0∼cf7)으로 공통 접속하도록 구성한 후 상기 씨피유 보드(201)에서 슬롯의 어드레스를 생성하여 정보 라인(cf0∼cf7)에 실린 데이터를 읽어 들임에 의해 상기 입출력보드(202∼209)중 해당 입출력 보드가 장착된 슬롯 위치 및 보드 타입을 판별하도록 한다.The present invention relates to a configuration information recognizing apparatus for a distributed control system, and more particularly, it is configured to read configuration information for a corresponding slot at one time, thereby eliminating a delay time due to unnecessary load processing and improving a processing speed. The present invention is configured such that the cipher board 201 and the input / output boards 202 to 209 are commonly connected by the communication lines T 0 to T 2 and the information lines cf 0 to cf 7 , And reads the data stored in the information lines cf 0 to cf 7 to determine the slot position and the board type in which the corresponding input / output board is mounted in the input / output boards 202 to 209.
Description
본 고안은 분산 제어 시스템에 관한 것으로 특히, 입출력 보드의 정보를 인식하기 적당하도록 한 분산 제어 시스템의 구성 정보 인식 장치에 관한 것이다.The present invention relates to a distributed control system, and more particularly to a configuration information recognition apparatus of a distributed control system adapted to recognize information of an input / output board.
일반적으로 분산 제어 시스템은 분산되어 있는 입출력 보드의 구성 정보 즉, 어떠한 보드가 어떠한 위치에 구성되어 있는가를 파악하여야 한다.In general, the distributed control system should know the configuration information of the distributed I / O board, that is, what position the board is located in.
다시 말해서, 입출력 보드의 장착 슬롯 번호 및 입출력 보드의 타입 즉, 아나로그 입력/아나로그 출력, 디지털 입력/디지털 출력, 펄스 입력등을 손쉽게 인식할 수 있어야 한다.In other words, it is necessary to be able to easily recognize the input slot number of the input / output board and the type of the input / output board, that is, the analog input / analog output, the digital input / digital output, and the pulse input.
종래 기술은 제1도의 구성도에 도시된 바와 같이, 어드레스 라인(ADDR), 데이터 라인(DATA) 및 제어 라인(CTL)에 씨피유 보드(101)와 입출력 보드(102∼109)가 병렬 접속되어 초기화시 상기 씨피유 보드(101)가 상기 입출력 보드(102∼109)의 각 타입 및 장착 유무를 인식하도록 구성된다.As shown in the block diagram of FIG. 1, the prior art has a structure in which a cipher board 101 and input / output boards 102 to 109 are connected in parallel to an address line ADDR, a data line DATA and a control line CTL, The CPU board 101 is configured to recognize each type of the input / output boards 102 to 109 and whether or not each of the input / output boards 102 to 109 is mounted.
상기 입출력 보드(102∼109)는 자체내에 타입에 대한 구성 정보를 내장하여 초기화시 구성 정보 요구에 의해 구성 정보 제어부(110)가 그 저장 정보를 출력하도록 구성된다.The input / output boards 102 to 109 contain configuration information for the type in itself, and the configuration information control unit 110 outputs the storage information according to the configuration information request at the time of initialization.
상기 입출력 보드(102∼109)의 각 슬롯 위치는 마더 보드상에 하드웨어로 셋팅되어 있다.Each slot position of the input / output boards 102 to 109 is set as hardware on the motherboard.
상기 씨피유 보드(101)는 제어 신호(CTL)와 각기 다른 어드레스(ADDR)를 이용하여 입출력 보드(102∼109)의 구성 정보와 슬롯 위치를 인식하도록 구성된다.The cube board 101 is configured to recognize the configuration information and the slot position of the input / output boards 102 to 109 using the address ADDR different from the control signal CTL.
이와 같은 종래 기술의 동작 과정을 설명하면 다음과 같다.The operation of the conventional art will be described as follows.
우선, 하나의 마더 보드(또는 Back Plane Board)내에 동일한 구성의 입출력 보드(102∼109)가 8장 삽입되어 있다고 가정한다.First, it is assumed that eight input / output boards 102 to 109 having the same configuration are inserted in one motherboard (or a back plane board).
상기 각 입출력 보드(102∼109) 내부의 롬(ROM)에 해당하는 보드 타입의 정보를 저장하고 있다.And information on a board type corresponding to a ROM in each of the input / output boards 102 to 109 is stored.
먼저, 파워가 온되어 초기화되면 씨피유 보드(101)는 제2도 (a)(b)와 같이 어드레스(ADDR)와 구성 정보 요구를 위한 제어 신호(CTL)를 순차적으로 입출력 보드(102∼109)에 전송하여 슬롯의 장착 유무 및 보드 타입을 판별하게 된다.First, when the power is turned on and initialized, the cube board 101 sequentially outputs the address ADDR and the control signal CTL for the configuration information request to the input / output boards 102 to 109 as shown in FIGS. To determine whether or not the slot is mounted and the board type.
즉, 씨피유 보드(101)가 제2도 (a)(b)와 같이 어드레스(ADDR)와 구성 정보 요구를 위한 제어 신호(CTL)를 출력하면 해당 슬롯에 입출력 보드가 장착되어 있는 경우 입출력 보드(102∼109)중 해당 입출력 보드에서 제2도 (d)와 같은 응답 신호()를 출력하게 된다.That is, when the CPU board 101 outputs the address ADDR and the control signal CTL for the configuration information request as shown in FIGS. 2A and 2B, when the input / output board is mounted in the corresponding slot, 102 to 109), a response signal (see FIG. 2 (d)) ).
이때, 해당 입출력 보드에서 응답 신호()를 출력된 후 구성 정보 제어부(110)가 제2도 (e)와 같이 보드 타입에 따른 정보를 출력하면 씨피유 보드(101)는 제2도 (c)와 같은 라이트 신호()를 출력하여 그 구성 정보를 읽어 들이게 된다.At this time, a response signal ( The cipher board 101 outputs a write signal (c) as shown in FIG. 2 (c) after the configuration information control unit 110 outputs information according to the board type as shown in FIG. ), And reads the configuration information.
이에 따라, 씨피유 보드(101)는 읽어 들인 구성 정보를 내부 메모리에 저장하고 다음 슬롯의 입출력 보드의 장착 유무 및 보드 타입을 판별하는 동작을 반복하게 된다.Accordingly, the cipher board 101 stores the read configuration information in the internal memory and repeats the operation of determining whether the input / output board of the next slot is mounted or not and the board type.
만일, 씨피유 보드(101)가 제2도 (a)(b)와 같이 어드레스(ADDR)와 구성 정보 요구를 위한 제어 신호(CTL)를 출력하면 해당 슬롯에 입출력 보드가 없는 경우 제2도 (d)와 같은 응답 신호()가 출력되지 않는다.If the CIF board 101 outputs the control signal CTL for the address ADDR and the configuration information request as shown in FIGS. 2 (a) and 2 (b), if there is no input / output board in the corresponding slot, ) ≪ / RTI > ) Is not output.
이때, 씨피유 보드(101)는 일정 시간(약 100μsec)을 기다린 후 응답이 없으면 해당 슬롯에 입출력 보드가 없음을 판별하게 된다.At this time, the CPU 101 waits for a predetermined time (about 100 microseconds), and if there is no response, it judges that there is no input / output board in the slot.
따라서, 씨피유 보드(101)는 해당 슬롯에 입출력 보드가 없음을 판별한 후 제2도 (c)와 같은 라이트 신호()를 출력하여 해당 슬롯에 입출력 보드가 장착되지 않았음을 내부 메모리에 기록하게 된다.Therefore, the CPU board 101 determines that there is no input / output board in the corresponding slot, and then outputs the same write signal ( ), And records in the internal memory that the input / output board is not mounted in the corresponding slot.
상기 씨피유 보드(101)는 초기화 과정에서 상기와 같은 동작을 반복하여 n개의 슬롯에 입출력 보드의 장착 유무 및 보드 타입을 인식하게 된다.The cube board 101 repeats the above operation during the initialization process to recognize the presence or absence of the input / output board and the board type in n slots.
그러나, 이러한 종래 기술은 초기화시 보드 타입의 인식을 위해서 N개의 슬롯만큼의 제어 신호를 계속 발생시켜야 하고 보드가 장착되지 않은 슬롯에 대해서는 일정 시간동안 대기하여야 하는 동작을 각 슬롯에 대하여 각기 수행하여야 하므로 불필요한 부하 처리 시간의 발생으로 처리 속도가 저하되는 문제점이 있다.However, according to this conventional technique, it is necessary to continuously generate control signals for N slots in order to recognize the board type during initialization, and perform an operation for each slot to wait for a predetermined time for a slot in which the board is not mounted The processing speed is lowered due to the occurrence of unnecessary load processing time.
본 고안은 종래 기술의 단점을 개선하기 위하여 해당 슬롯에 대한 구성 정보를 한번에 읽을 수 있도록 구성함으로써 불필요한 부하 처리에 의한 지연 시간을 제거하여 처리속도를 향상시킬 수 있도록 안출한 분산 제어 시스템의 구성 정보 인식 장치를 제공함에 목적이 있다.In order to improve the disadvantages of the related art, the present invention is configured to read the configuration information of the corresponding slot at a time, thereby eliminating the delay time due to unnecessary load processing, thereby improving the processing speed. It is an object to provide a device.
제1도는 종래의 구성 정보 인식 장치의 구성도.FIG. 1 is a configuration diagram of a conventional configuration information recognizing apparatus. FIG.
제2도는 제1도에서의 타이밍도.Figure 2 is a timing diagram in Figure 1;
제3도는 본 발명의 구성 정보 인식 장치의 구성도.FIG. 3 is a configuration diagram of a configuration information recognizing apparatus according to the present invention; FIG.
제4도는 제3도에서 구성 정보 제어부의 회로도.4 is a circuit diagram of a configuration information control unit in FIG. 3;
제5도는 제3도에서 보드 타입 설정을 보인 표.5 is a table showing the board type setting in FIG.
제6도는 제3도에서 슬롯 번호 설정을 보인 표.6 is a table showing the slot number setting in FIG.
제7도는 제3도에서의 타이밍도.7 is a timing diagram in Fig. 3; Fig.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
201 : 씨피유 보드 202∼209 : 입출력 보드201: CFC board 202 ~ 209: I / O board
211 : 통신부 212 : 구성 정보 제어부211: communication unit 212: configuration information control unit
DS : 딥 스위치 AR1∼AR8 : 저항DS: DIP switches AR1 to AR8: Resistance
본 고안의 구성 정보 인식 장치는 제3도에 도시한 바와 같이, 씨피유 보드(201)와 입출력 보드(202∼209)간을 통신 라인(T0∼T2)과 정보 라인(cf0∼cf7)으로 공통 접속하도록 구성한 후 상기 씨피유 보드(201)에서 슬롯의 어드레스를 생성하여 정보 라인(cf0∼cf7)에 실린 데이터를 읽어 들임에 의해 상기 입출력보드(202∼209)중 해당 입출력 보드가 장착된 슬롯 위치 및 보드 타입을 판별하도록 구성하게 된다.As shown in FIG. 3, the configuration information recognizing apparatus of the present invention includes communication lines (T 0 to T 2 ) and information lines (cf 0 to cf 7 ) between the cipher board 201 and the input / output boards 202 to 209 And then the data stored in the information lines cf 0 to cf 7 are read by the address of the slot in the CPU board 201 so that the corresponding input / output board of the input / output boards 202 to 209 It is configured to determine the slot position and the board type.
상기 입출력 보드(202∼209)는 통신라인(T0∼T2)과 접속된 통신부(211)와, 정보 라인(cf0∼cf7)에 접속된 구성 정보 제어부9212)를 각기 포함하여 구성한다.The input and output boards 202 to 209 each include a communication unit 211 connected to the communication lines T 0 to T 2 and a configuration information control unit 9212 connected to the information lines cf 0 to cf 7 .
상기 구성 정보 제어부9212)는 제4도에 도시한 바와 같이, 정보 라인(cf0∼cf7)에 각기 풀업 저항(AR1∼AR8)을 접속하고 그 접속점을 딥 스위치(DS)의 각 접점을 통해 접지측에 접속하도록 구성한다.Wherein the configuration information control unit 9212) are each connected to a pull-up resistor (AR1~AR8) of claim 4 as shown in Fig., The information line (cf 0 ~cf 7) and the connection point through the respective contact of the DIP switch (DS) Is connected to the ground side.
상기 딥 스위치(DS)는 정보 라인(cf0∼cf3)에 접속된 접점을 온,오프시킴에 의해 16개의 보드 타입을 설정할 수 있고 정보 라인(cf4∼cf7)에 접속된 접점을 온,오프시킴에 의해 16개의 슬롯 번호를 설정할 수 있다.The dip switch DS can set 16 board types by turning on and off the contacts connected to the information lines cf 0 to cf 3 and set the contacts connected to the information lines cf 4 to cf 7 to ON , And 16 slot numbers can be set by turning off.
상기 통신 라인(T0∼T2)중 'To'는 수신 라인. 'T1'은 송신 라인. 'T2'는 접지 라인으로, 씨피유 보드(201)의 송신 라인(T1)과 수신 라인(T0)은 입출력 보드(202∼209)의 수신 라인(T0)과 송신 라인(T1)에 각기 공통 접속된다.'To' among the communication lines T 0 to T 2 is a reception line. 'T 1 ' is the transmission line. 'T 2' is a transmission line (T 1) and the receive line to the ground line, ssipiyu board (201), (T 0) is received in the input-output boards (202-209) line (T 0) and the transmission line (T 1) Respectively.
이와같이 구성한 본 고안의 장치에 대한 동작 및 작용 효과를 설명하면 다음과 같다. 우선 하나의 마더 보드(또는 Back Plane Board)내에 동일한 구성의 입출력 보드(202∼209)가 8장 삽입되어 있다고 가정한다.Hereinafter, the operation and effect of the present invention will be described. It is assumed that eight input / output boards 202 to 209 of the same configuration are inserted in one motherboard (or a back plane board).
상기 각 입출력 보드(202∼209)는 각기 구성 정보 제어부(212)에 해당 보드의 타입 및 슬롯 번호가 설정되어 있다.The type and slot number of the corresponding board are set in the configuration information control unit 212 of each of the input / output boards 202 to 209.
먼저, 파워가 온되어 초기화되면 씨피유 보드(201)는 각 슬롯에 해당하는 어드레스(ADDR)를 순차적으로 출력하여 입출력 보드(102∼109)가 슬롯에 장착된 유무 및 보드타입을 판별하게 된다.First, when the power is turned on and initialized, the cube board 201 sequentially outputs the address ADDR corresponding to each slot to determine whether the input / output boards 102 to 109 are mounted in the slots and the board type.
이때, 슬롯에 입출력 보드가 장착되어 있는 경우 씨피유 보드(201)가 통신 라인(T0∼T2)으로 임의의 슬롯에 해당하는 어드레스(ADDR)를 제7도 (a)와 같이 전송하면 입출력 보드(202∼209)중 그 슬롯에 장착된 해당 입출력 보드는 통신부(211)에서 해당 어드레스(ADDR)를 수신한 후 구성 정보 제어부(212)에서 설정 데이터를 정보 라인(cf0∼cf7)에 전송하게 된다.At this time, when the input / output board is mounted in the slot, if the CPU board 201 transmits the address ADDR corresponding to an arbitrary slot to the communication line (T 0 to T 2 ) as shown in FIG. 7 (a) The corresponding input / output board mounted in the slot of the input / output boards 202 to 209 receives the address ADDR from the communication unit 211 and then transmits the setting data from the configuration information control unit 212 to the information lines cf 0 to cf 7 .
이에 따라, 씨피유 보드(201)는 정보 라인(cf0∼cf7)에 실린 데이터를 읽어 들인 후 제7도 (b)와 같이 라이트 신호()를 인에이블시켜 내부 메모리에 기록하게 된다.Accordingly, the cube board 201 reads the data stored in the information lines cf 0 to cf 7 and then outputs the write signal (cf 0 to cf 7 ) ) Is enabled and recorded in the internal memory.
만일, 슬롯에 입출력 보드가 장착되지 않은 경우 씨피유 보드(201)가 제7도 (a)와 같이 임의의 슬롯에 해당하는 어드레스(ADDR)를 출력하여도 해당 슬롯에 입출력 보드가 없으므로 정보 라인(cf0∼cf7)에 아무런 데이터도 실리지 않는다.If the input / output board is not mounted in the slot, even if the CPU board 201 outputs the address ADDR corresponding to an arbitrary slot as shown in FIG. 7 (a), since there is no input / output board in the slot, 0 to cf 7 ).
따라서, 씨피유 보드(201)는 어드레스(ADDR)를 출력한 후 정보 라인(cf0∼cf7)에 데이터가 실리지 않으면 해당 슬롯에 입출력 보드가 장착되지 않았음을 판별하게 된다.Therefore, the CPU board 201 determines that the input / output board is not mounted in the corresponding slot if the data is not loaded on the information lines cf 0 to cf 7 after outputting the address ADDR.
즉, 씨피유 보드(201)는 슬롯에 해당하는 어드레스(ADDR)를 출력하여 정보 라인(cf0∼cf7)에 실린 데이터를 한번만 읽으면 보드의 장착 유무 및 보드 타입을 판별할 수 있다.That is, the CPU board 201 can determine whether the board is mounted or not by reading out the address ADDR corresponding to the slot and reading the data stored in the information lines cf 0 to cf 7 once.
상기에서 씨피유 보드(201)는 n개의 슬롯에 대한 입출력 보드의 장착 유무 및 장착된 보드의 타입을 판별하는 동작을 반복하게 된다.The cube board 201 repeats the operation of determining whether the input / output board is mounted on the n slots and the type of the mounted board.
상기에서 각 입출력 보드(202∼209)에 포함된 구성 정보 제어부(212)는 딥 스위치(DS)의 접점을 온,오프시킴에 의해 풀업 저항(AR1∼AR4)이 접속된 정보 라인(cf0∼cf3)의 전위를 조장함으로써 16개의 보드 타입을 설정할 수 있는데, 예를 들면 제5도의 표와 같이 디지털 입력 보드/출력 보드, 아나로그 입력 보드/출력 보드, 펄스 입력 보드 및 통신 보드를 설정할 수 있다.The configuration information control unit 212 included in each of the input / output boards 202 to 209 switches on / off the contacts of the dipswitches DS so that the information lines cf 0 to cf 4 to which the pull- cf 3 ), it is possible to set 16 board types. For example, as shown in table 5, the digital input / output board, analog input board / output board, pulse input board and communication board can be set have.
또한, 상기 구성 정보 제어부9212)는 딥 스위치(DS)의 접점을 온,오프시킴에 의해 풀업 저항(AR5∼AR8)이 접속된 정보 라인(cf4∼cf7)의 전위를 조정함으로써 슬롯 번호를 16개까지 설정할 수 있는데, 예를 들면 제6도의 표와 같다.The configuration information control section 9212 controls the potentials of the information lines cf 4 to cf 7 to which the pull-up resistors AR 5 to AR 8 are connected by turning on and off the contacts of the dip switches DS to set the slot numbers It can be set up to 16, for example, as shown in Table 6.
예를 들어, 씨피유 보드(201)에서 정보 라인(cf0∼cf7)에서 'OOh'인 데이터를 읽었다면 0번째 슬롯에 디지털 입력 보드가 장착되어 있음을 판별하게 되는 것이다.For example, if the CPU 201 reads data 'OOh' from the information lines cf 0 to cf 7 , it is determined that the digital input board is installed in the 0th slot.
상기에서 상세히 설명한 바와 같이 본 고안은 시스템이 동작하는 초기에 어드레스를 생성하여 각 슬롯의 장착 유무 및 보드 타입을 한번에 알 수 있도록 회로를 구성함으로써 회로를 단순화시킴은 물론 처리 속도를 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention can simplify a circuit and improve a processing speed by constructing a circuit so that an address is generated at the beginning of a system operation, .
이러한 본 고안은 8개의 정보 라인으로 보드 타입의 인식은 물론 해당 슬롯까지 인식이 가능하여 현재 VME, Intel Multi-bus 2)를 사용함이 없이 자체 개발한 마더 보드를 사용할 수 있다.In the present invention, it is possible to use the self-developed motherboard without using the current VME or Intel Multi-bus 2 since 8 information lines can recognize the board type as well as the corresponding slot.
Claims (3)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| LAPS | Lapse due to unpaid annual fee |