KR0147614B1 - 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법 - Google Patents

메모리의 일부 영역을 입출력 버퍼로 사용하는 방법

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Abstract

본 발명에 따른 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법은, 입출력 모듈 CPU의 입출력 맵 및 메모리 맵에 따라, 입출력 데이터와 메모리 데이터가 한 메모리에 저장될 수 있도록 메모리의 주소를 할당하는 단계를 포함한다. 또한, 주된 CPU의 어드레스 포트로부터의 N 개의 비트 라인들 중에서 M 개의 비트 라인들을 상기 메모리의 어드레스 포트의 상응하는 단자들에 연결한다. 그리고, N 에서 M 을 뺀 N-M 비트의 제1 입력 포트, 제2 입력 포트, 및 출력 포트를 갖춘 멀티플렉서를 상기 주된 CPU와 상기 메모리 사이에 연결하여, 상기 메모리 데이터를 사용하는 모드인 경우에 상기 제1 입력 포트가, 상기 입출력 데이터를 사용하는 모드인 경우에 상기 제2 입력 포트가 선택되게 한다.

Description

메모리의 일부 영역을 입출력 버퍼로 사용하는 방법
제1도는 제어 시스템에 있어서, 종래의 데이터 인터페이싱 방법을 도해한 블럭도이다.
제2도는 본 발명에 따른 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법을 나타내는 블럭도이다.
제3도는 본 발명에 따른 주소 맵(address map)을 정리한 표이다.
제4도는 Z-80 CPU의 핀구성도이다.
제5도는 본 발명에 따른 모드선택회로의 상세도이다.
제6도는 AND게이트(15)의 기능을 설명하기 위한 진리표이다.
제7도는 본 발명에 따른 주소확정회로의 상세도이다.
제8도는 본 발명에 따라, 입출력 데이터가 32 바이트(bytes)까지 필요한 경우에 적용되는 주소확정회로의 상세도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 8 : 주된 CPU부 2, 10 : DPR 메모리
3, 11 : 특수 모듈 CPU부 4 : 제1래치(Latch)
5 : 제1버퍼(Buffer) 6 : 제N버퍼
7 : 제N래치 9, 12 : 주소확정회로
13, 14 : 모드선택회로 15, 16 : AND 게이트(Gate)
17 : 주소 해독기(Address decoder) 18, 19 : OR 게이트
20, 21 : 멀티플렉서 22 : 버퍼
본 발명은 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법 및 회로에 관한 것으로, 특히 제어 시스템에서 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법에 관한 것이다.
PLC(Programmable Logic Controller, 이하 PLC로 부르기로 함) 등의 제어 시스템에서는, 주된(main) CPU(Central Processing Unit) 이외에 마이크로프로세서(microprocessor)를 적용시킨 특수 모듈(module) CPU들이 연계, 사용된다. 이러한 제어 시스템에서, 주된 CPU와 특수 모듈 CPU 사이의 데이터 인터페이스 모드(data interface mode)에는 입출력 데이터를 처리하기 위하여 입출력 버퍼(Buffer)를 적용하는 입출력 모드와, 메모리 데이터(Memory data)를 처리하기 위하여 메모리를 직접 적용하는 메모리 모드의 두 가지로 분류된다. 메모리로는 통상적으로 DPR(Dual Port RAM, 이하 DPR로 부르기로 함)이 많이 사용된다.
대부분의 제어 시스템에서는, 입출력 버퍼와 메모리를 함께 사용하여 데이터 인터페이싱(data interfacing)을 수행하고 있다. 1:1의 단독 시스템 즉, 하나의 주된 CPU와 하나의 특수 모듈 CPU 정도의 간단한 시스템에서는, 메모리의 특정 번지를 입출력 버퍼로 할당한다는 사전 설정에 의하여, 입출력 버퍼를 사용하지 않을 수 있다. 그러나 PLC와 같은 1:다수 즉, 하나의 주된 CPU와 다양한 특수 모듈 CPU를 적용하는 시스템에서는, 사전 설정에 의하여 입출력 버퍼를 사용하지 않으려면 복잡한 하드웨어(Hardware)와 소프트웨어(Software)적 알고리즘(Algorithm)이 필요하게 된다. 따라서 1:다수의 제어 시스템인 경우, 사전 설정에 의하여 입출력 버퍼를 사용하지 않는 것은 현실적으로 불가능한 실정이다.
종래에는, 주된 CPU와 특수 모듈 CPU 사이의 데이터 인터페이싱(date interfacing) 방법으로써, 상기한 바와 같이 메모리인 DPR에 별도의 입출력 버퍼를 함께 사용하였다. 제1도는 제어 시스템에 있어서, 종래의 데이터 인터페이싱 방법을 도해한 블럭도이다. 제1도에서 1은 주된 CPU와 보조 회로를 포함한 주된 CPU부, 2는 메모리, 3은 특수 모듈 CPU와 보조회로를 포함한 특수 모듈 CPU부, 그리고 블럭 A는 입출력 버퍼이다. 제1도에 도시된 바와 같이 종래에는, 주된 CPU부(1)가 입출력 데이터를 읽고(Read) 쓰기(Write) 위하여 별도의 입출력 버퍼 즉, 블럭 A가 필요하다. 블럭 A의 하드웨어적 규모는, 제어 시스템에서 필요한 입출력 데이터의 수에 비례한다. 예를 들어 필요한 입출력 데이터가 하나 뿐이라면, 읽기용 래치(Latch)와 버퍼 각각 하나씩과 쓰기용 래치 버퍼 각각 하나씩 필요하게 된다. 즉, 필요한 입출력 테이터의 번지가 하나 뿐인 경우에는, 래치와 버퍼가 각각 2 개씩 적용된다. 그러나 필요한 입출력 데이터가 하나 뿐인 경우는 거의 없고, 최소한 N개의 데이터가 필요하다고 볼 수 있다. 이와 같은 경우에는 2N 개의 래치와 2N 개의 버퍼가 적용된다. 또한 신호를 출력하기 위한 해독기(Decoder)가 필요하게 되는데, 필요한 입출력 데이터가 많아질수록 하드웨어(Hardware)의 규모가 커지게 된다. 이에 따라 주된 CPU와 특수 모듈 CPU를 관리하기 위한 소프트웨어적 규모와 부담도 커지게 마련이다.
제1도를 중심으로, 종래의 데이터 인터페이싱 회로의 동작을 네가지로 분류하여 설명하면 다음과 같다.
첫째, 주된 CPU(1)부가 메모리 데이터를 읽고 쓰는 경우에는, 먼저 주된 CPU부(1)의 메모리 맵(Memory map)에 의거하여 주된 CPU(1)부의 메모리 모드 신호 즉,신호가 발생한다. 여기서 메모리 맵이란, 하나 도는 일련의 프로그램들이 차지하는 주소 할당 영역에 대한 기호화된 목록이다.신호란, 메모리 모드를 선택하기 위한 신호이다.신호를 발생시키는 해독기(Decoder)의 회로는 메모리 맵에 의거하여 구성되어진다.신호가 발생 함으로써(Left Chip Select)에 의하여 DPR(2)의 좌단이 선택된다. DPR(2)의 좌단이 선택되면, 주소 버스(address bus)를 통하여 지정된 번지의 데이터(LD0... LD7)를 읽거나 쓸 수 있다.
둘째, 특수 모듈 CPU부(3)가 메모리 데이터를 읽고 쓰는 경우에는, 먼저 특수 모듈 CPU부(3)의 메모리 맵(Memory map)에 의거하여 특수 모듈 CPU부(3)의신호가 발생한다.신호가 발생함으로써(Right Chip Select)에 의하여 DPR(2)의 우단이 선택된다. DPR(2)의 우단이 선택되면, 주소 버스(address bus)를 통하여 지정된 번지의 데이터(RD0... RD7)를 읽거나 쓸 수 있다.
세째, 입출력 데이터를 주된 CPU부(1)가 쓰고 특수 모듈 CPU부(3)가 읽는 경우에는, 주된 CPU부(1)의 입출력 맵(I/O map)에 의거하여 블럭 A의 좌단에 위치한 래치에 해당 번지의 데이터를 쓰고, 특수 모듈 CPU부(3)는 블럭 A의 우단에 위치한 버퍼를 통하여 읽는다. 블럭 A에서 제1래치(4)와 제1버퍼(5)가 여기에 해당된다.
네째, 입출력 데이터를 특수 모듈 CPU부(3)가 쓰고 주된 CPU부(1)가 읽는 경우에는, 특수 모듈 CPU부(3)의 입출력 맵(I/O map)에 의거하여 불럭 A의 우단에 위치한 래치에 해당 번지의 데이터를 쓰고, 주된 CPU부(1)는 불럭 A의 좌단에 위치한 버퍼를 통하여 읽는다. 블럭 A에서 제N래치(6)와 제N버퍼(7)가 여기에 해당된다.
상기와 같은 작동 원리로 이루어지는 종래의 데이터 인터페이싱에는 다음과 같은 세가지 문제점을 안고 있다.
첫째, 입출력 데이터는 수 바이트(byte)에 불과 함에도 불구하고, DPR 이외에 별도의 입출력 버퍼를 사용해야만 하는 문제점이 있다. 특히 상기와 같은 특수 모듈 CPU부가 통신 모듈 CPU부인 경우에는, 사용되는 데이터가 대부분 메모리에 데이터이고, 입출력 데이터는 수 바이트(byte)에 불과하다.
둘째, 입출력 버퍼의 입력 신호를 출력하기 위한 해독기(Decoder) 하드웨어(Hardeare)의 규모가 커지게 된다.
세째, 주된 CPU의 특수 모듈 CPU를 관리하기 위한 부담이 커지게 된다.
본 발명은 상기와 같은 문제를 감안해서 창안된 것으로, 입출력 버퍼를 사용하지 않고, 메모리의 일부 영역을 입출력 버퍼로써 사용하는 방법을 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의한 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법은 N 비트의 어드레스 포트가 각각 마련된 주된 CPU와 입출력 모듈 CPU 사이에 연결된 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법이다. 이 방법은, (a) 상기 입출력 모듈 CPU의 입출력 맵 및 메모리 맵에 따라, 입출력 데이터와 메모리 데이터가 한 메모리에 저장될 수 있도록 상기 메모리의 주소를 할당하는 단계를 포함한다. 또한, (b) 상기 주된 CPU의 어드레스 포트로부터의 N 개의 비트 라인들 중에서 M 개의 비트 라인들을 상기 메모리의 어드레스 포트의 상응하는 단자들에 연결한다. 그리고, (c) 상기 N 에서 M 을 뺀 N-M 비트의 제1 입력 포트, 제2 입력 포트, 및 출력 포트를 갖춘 멀티플렉서를 상기 주된 CPU와 상기 메모리 사이에 연결하여, 상기 메모리 데이터를 사용하는 모드인 경우에 상기 제1 입력 포트가, 상기 입출력 데이터를 사용하는 모드인 경우에 상기 제2 입력 포트가 선택되게 한다.
바람직하게는, 상기 단계 (c)에서, 상기 멀티플렉서의 출력 포트로부터의 N-M 개의 비트 라인들을 상기 메모리의 어드레스 포트의 상응하는 단자들에 연결하는 단계를 포함한다. 또한, 상기 주된 CPU의 어드레스 포트로부터의 N 개의 비트 라인들 중에서, 상기 M 개의 비트 라인들을 제외한 N-M 개의 비트 라인들을 상기 멀티플렉서의 제1 입력 포트에 연결한다. 다음에, 상기 멀티플렉서의 제2 입력 포트가 선택되는 경우, 상기 할당된 입출력 데이터의 어드레스가 상기 메모리의 어드레스 포트에 출력되도록 상기 멀티플렉서의 제1 입력 포트의 데이터를 설정하여 인가한다. 그리고, 상기 멀티플렉서에 소정의 선택 제어 신호를 발생시킨다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
제2도는 본 발명에 따른 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법을 나타내는 블럭도이다. 제2도에서 8은 주된 CPU와 보조회로를 포함한 주된 CPU부, 9와 12는 주소 확정회로, 10은 DPR 메모리, 11은 특수 모듈 CPU와 보조 회로를 포함한 특수 모듈 CPU부, 13과 14는 모드선택회로, 그리고 15와 16은 메모리 선택 기능을 하는 AND 게이트(gate)이다.
좌우 대칭인 본 발명의 구성은 그 원리가 같으므로, 이하에서는 주된 CPU부(8)와 DPR 메로리(10)의 동작원리를 설명하기로 한다. 본 발명에서는 적용되는 주된 CPU는 8 비트(bits) 이상의 마이크로프로세서(micro processor)이면 가능하고, 본 실시예에서는 자이로그(Zilog) Z-80 CPU를 적용하기로 하였다.
제2도와 같은 회로를 실제 구현하기 위해서는 먼저 입출력 맵 및 메모리 맵이 작성되어야 한다. 제3도는 본 발명에 따른 주소 맵(address-map)을 정리한 표이다. 제2도에서 사용되는 주소는 A0부터 A10까지 모두 11 비트(bits)이므로 211= 2047 바이트를 사용할 수 있다. 따라서 16진수 000(H)부터 7FF(H)까지의 메모리 영역에서, 000(H)부터 7EF(H)까지의 영역은 메모리 모드, 7FO(H)부터 7F7(H)까지의 영역은 입출력-읽기(Read) 모드, 그리고 7F8(H)부터 7FF(H)까지의 영역은 입출력-쓰기(Write) 모드로 구성한다. 제3도에서 n o p는 주된 CPU부 Z-80 가상 번지(virtual address)로써, n은 A12∼ A15, o는 A8∼ A11, p는 A4∼ A7를 나타낸다.
상기와 같은 주소 맵(address map)에 의거하여 (13),(14)의 모드 선택회로를 구성하기 위해서는 주된 CPU부(8)에 있는 주된 CPU 즉, 본 발명에 따른 실시예의 경우 Z-80 IC의 핀구성에 일치시켜 회로를 설계하는 것이 필요하다. 제4도는 Z-80 CPU의 핀 기능도(Pin functions diagram)이다. 제4도에서 주소 버스는 A0∼ A15까지 모두 16 비트를 사용할 수 있는데, 여기서 A0∼ A10은 메모리(10)에 할당되고, 남은 A11∼ A15는 모드선택회로(13)에 적용된다. 모드선택회로(13)는 기본적으로 주소 해독기(address decoder)를 적용시키면 되고, 본 실시예에서는 HC138 주소 해독기를 적용하였다. 제5도는 모드선택회로의 상세도이다. 제5도에 도시된 바와 같이 Z80 CPU의 A11은 HC138 주소 해독기(17)의 A에, A12는 B에, A13은 C에, A14는에, 그리고 A15는에 입력시킨다. 입력 G1은 논리 '1' 상태를 유지하기 위하여 Vcc에 연결된다. 상기와 같이 입력을 결선하면 가상번지(virtual address) n은 0과 1이 된다. 결국 해당되는 출력 Y0는 메모리 맵 상의 0000(H)부터 07FF(H)가 되고, Y2는 1000(H) 부터 17FF(H)로 된다. 이에 따라 Z80 CPU의 출력OR 결선시켜서신호를 얻는다. 제2도에 도시된 바와 같이신호는 주소확정회로(9)의(Chip Enable)와 AND 게이트(15)에 입력된다. 또한신호도 AND 게이트(15)에 입력되며, AND 게이트(15)의 출력은 DPR 메모리(10)의에 입력된다. 제6도는 AND 게이트(15)의 기능을 설명하기 위한 진리표(Truth table)이다. 제6도에 표시된 바와 같이 DPR 메모리(10)의에는신호와신호가 모두 논리 '1'인 경우에만 'High'가 입력된다. 즉,신호와신호가 발생하지 않을 때에는 DPR 메모리(10)가 기능을 하지 않는 상태(disable state)가 된다.
상기와 같이 모드선택회로를 설계한 후, 주소확정회로를 구성하면 본 발명에 따른 메모리의 일부 영역을 입출력 버퍼로 사용하는 회로가 완성된다. 제7도는 주소확정회로의 상세도이다. 본 실시예에서의 주소확정회로는 2 개의 멀티플렉서(20, 21)와 하나의 버퍼(22)를 포함하고 있다. 본 실시예에서는 HC 257 멀티플렉서를 사용하였다. 제7도를 중심으로 본 발명에 따른 주소확정회로의 동작 원리는 다음과 같다.
먼저 주된 CPU가 메모리 데이터를 처리하는 경우, 모드선택회로의신호는 논리 '1' 상태를,신호는 논리 '0' 상태를 출력한다. 따라서 DPR 메모리는 선택되어 제 기능을 하게 되지만, 주소확정회로에 있는 두개의 멀티플렉서는 본연의 기능을 하지 못하고(chip disable state) 주된 CPU와 DPR 메모리의 주소가 직결되어(direct connected) 메모리 데이터가 처리 (Read/Write)된다.
주된 CPU가 입출력 데이터를 처리하는 경우, 모드선택회로의신호는 논리 '0' 상태를,신호는 논리 '1' 상태를 출력한다. 따라서 DPR 메모리는 선택되어 제 기능을 하게 되고, 주소확정회로에 있는 두 개의 멀티플렉서도 본연의 기능을 하게 된다. 제7도와 같은 회로 구성에서는, DPR 메모리의 LA4부터 LA10까지는 논리 '1'로 고정되고, LA0부터 LA3까지 선택된다. 따라서 입출력 모드로써 선택되는 번지는 7FO(H)부터 7FF(H)까지이므로 제3도의 주소 맵과 일치된다. 또한 제7도와 같은 회로 구성에서 DPR 메모리의 LA3는 제2멀티플렉서(21)의 입력 A3와 같은 논리 상태가 유지된다. 따라서 CPU의출력이 논리 '0'인 경우, 선택되는 DPR 메모리의 주소는 7FO(H)부터 7F7(H)이므로 메모리 맵에 의거하여 입출력-읽기 모드로 구현된다. 반면 CPU의출력이 논리 '1'인 경우, 선택되는 DPR 메모리의 주소는 7F8(H)부터 7FF(H)이므로 메모리 맵에 의거하여 입출력-쓰기 모드로 구현된다.
본 발명은 상기 실시예에 한정되지 않는다. 예를 들어, 입출력 데이터가 32 바이트(bytes)까지 필요한 경우 즉, 구현되는 주소가 7FO(H)부터 7EF(H)까지는 입출력-읽기 모드이고 7FO(H)부터 7FF(H)까지는 입출력-쓰기 모드인 경우에는 제2멀티플렉서(21)의 입력 결선만을 바꾸어 주면 된다. 제8도는 입출력 데이터가 32 바이트(bytes)까지 필요한 경우에 적용되는 주소확정회로의 상세도이다. 제8도에 도시된 바와 같이 CPU의출력을 제2멀티플렉서(21)의 A2에 입력시키고, CPU의 A3출력을 제2멀티플렉서(21)의 A3와 A3에 함께 입력시키면 된다.
이상 설명된 바와 같이 본 발명에 따른 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법에 의하면, 시스템의 하드웨어(hardware)와 소프트웨어(Software)적 규모가 축소됨에 따라 주된 CPU의 특수 모듈 CPU를 관리하기 위한 부담이 작아지게 된다.

Claims (2)

  1. N 비트의 어드레스 포트가 각각 마련된 주된 CPU와 입출력 모듈 CPU 사이에 연결된 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법에 있어서, (a) 상기 입출력 모듈 CPU의 입출력 맵 및 메모리 맵에 따라, 입출력 데이터와 메모리 데이터가 한 메모리에 저장될 수 있도록 상기 메모리의 주소를 할당하는 단계; (b) 상기 주된 CPU의 어드레스 포트로부터의 N 개의 비트 라인들 중에서 M 개의 비트 라인들을 상기 메모리의 어드레스 포트의 상응하는 단자들에 연결하는 단계; (c) 상기 N 에서 M 을 뺀 N-M 비트의 제1 입력 포트, 제2 입력 포트, 및 출력 포트를 갖춘 멀티플렉서를 상기 주된 CPU와 상기 메모리 사이에 연결하여, 상기 메모리 데이터를 사용하는 모드인 경우에 상기 제1 입력 포트가, 상기 입출력 데이터를 사용하는 모드인 경우에 상기 제2 입력 포트가 선택되게 하는 단계;를 포함한 것을 그 특징으로 하는 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법.
  2. 제1항에 있어서, 상기 단계 (c)에서, 상기 멀티플렉서의 출력 포트로부터의 N-M 개의 비트 라인들을 상기 메모리의 어드레스 포트의 상응하는 단자들에 연결하는 단계; 상기 주된 CPU의 어드레스 포트로부터의 N 개의 비트 라인들 중에서, 상기 M 개의 비트 라인들을 제외한 N-M 개의 비트 라인들을 상기 멀티플렉서의 제1 입력 포트에 연결하는 단계; 상기 멀티플렉서의 제2 입력 포트가 선택되는 경우, 상기 할당된 입출력 데이터의 어드레스가 상기 메모리의 어드레스 포트에 출력되도록 상기 멀티플렉서의 제1 입력 포트의 데이터를 설정하여 인가하는 단계; 및 상기 멀티플렉서에 소정의 선택 제어 신호를 발생시키는 단계;를 포함한 것을 그 특징으로 하는 메모리의 일부 영역을 입출력 버퍼로 사용하는 방법.
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