KR0146663B1 - 컴퓨터 시스템 및 그의 동작방법 - Google Patents

컴퓨터 시스템 및 그의 동작방법

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KR0146663B1
KR0146663B1 KR1019940040060A KR19940040060A KR0146663B1 KR 0146663 B1 KR0146663 B1 KR 0146663B1 KR 1019940040060 A KR1019940040060 A KR 1019940040060A KR 19940040060 A KR19940040060 A KR 19940040060A KR 0146663 B1 KR0146663 B1 KR 0146663B1
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제임스 콜그로브 다니엘
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윌리암 티.엘리스
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 산업 표준 구조 퍼스널 컴퓨터 시스템에서 인터럽트 13 설계에 의해 부과된 대략 528 메가바이트의 용량 한계를 초과하는 DASD 저장 용량을 수용하기 위하여 DASD로/로부터 기록 및 판독되는 디지털 데이터의 실린더-헤드-섹터(CHS) 어드레싱을 변환하는 것에 관한 것이다. ISA BIOS의 인터럽트 13 설계의 제한을 만족하는 제1참조 프레임의 CHS(실린더-헤드-섹터) 어드레스는 ISA BIOS의 인터럽트 13 설계의 제한에 벗어나는 DASD의 물리적 특성을 만족시키는 제2참조 프레임의 CHS 어드레스로 변환된다. 실린더 및 헤드 번호에 대한 제1 및 제2참조 프레임 사이에서의 CHS 어드레스 변환을 위한 전환 인자의 판정, 전환(conversion), 변환(translation)은 시스템 CPU와 협동하는 시스템 BIOS의 기능으로서, 혹은 제어기 마이크로프로세서와 협동하는 제어기 카드 BIOS의 기능으로서, 혹은 IDE 마이크로프로세서와 협동하는 IDE BIOS의 기능으로서 발생할 수 있다.

Description

컴퓨터 시스템 및 그의 동작 방법
제1도는 본 발명을 구현하기 위한 퍼스널 컴퓨터의 투시도
제2도는 샤시, 커버, 직접 액세스 저장장치(DASD) 및 플레이너를 포함하며, 이들 요소간의 관계를 도시하는 제1도의 퍼스널 컴퓨터의 소정 구성요소의 분해 투시도
제3도는 제1도 및 제2도의 퍼스널 컴퓨터의 소정 구성요소를 도시한 개략도
제4도는 이러한 구성요소의 다른 구성을 예시하는 제1도 및 제2도의 퍼스널 컴퓨터의 구성요소의 다른 배치를 도시한 개략도
제5도는 제1 내지 제4도의 퍼스널 컴퓨터를 사용하여 본 발명을 구현하기 위한 소정의 동작 단계의 흐름도
제6도는 제1 내지 제4도의 퍼스널 컴퓨터를 사용하여 본 발명을 구현하기 위한 소정의 다른 동작 단계의 흐름도
제7도는 제1 내지 제4도의 퍼스널 컴퓨터를 사용하여 본 발명을 구현하기 위한 소정의 또다른 동작 단계의 흐름도
＊도면의 주요부분에 대한 부호의 설명
10 : 퍼스널 컴퓨터 시스템 20 : 마더보드
32 : 마이크로프로세서 38 : 휘발성 랜덤액세스 메모리
64 : 판독전용 메모리
일반적으로, 퍼스널 컴퓨터 시스템 특히, IBM 퍼스널 컴퓨터는 오늘날 현대 사회의 많은 분야에 컴퓨터 파워(computer power)를 제공하기 위해 광범위하게 사용되어 왔다. 퍼스널 컴퓨터 시스템은 통상적으로, 하나의 시스템 프로세서와 연관된 휘발성 및 비휘발성 메모리(volatile and non-volatile memory), 디스플레이 모니터(display monitor), 키보드, 하나 이상의 디스켓 드라이브(one or more diskette drives), 고정 디스크 저장장치(fixed disk storage), 그리고 선택사양적 프린터 혹은 플로터(optional printer or plotter)로 구성되는 데스크탑(desktop), 플로어 스탠딩(floor standing), 혹은 휴대용 마이크로 컴퓨터(portable microcomputer)로 정의될 수 있다. 이러한 시스템의 두드러진 특징중의 하나는 이들 구성요소를 함께 전기적으로 접속하기 위하여 마더 보드(motherboard) 혹은 시스템 플래이너(system planar)를 사용한다는 것이다. 이러한 시스템은 주로 단일 사용자에게 독립적인 계산 능력(computing power)을 제공하도록 설계되었으며, 개인이나 혹은 소규모 사업체가 구입할 수 있는 낮은 가격으로 책정된다. 이러한 퍼스널 컴퓨터 시스템의 예로는 IBM사의 퍼스널 컴퓨터 AT, 퍼스널 시스템/1, 퍼스널 시스템/2 및 싱크패드 시스템(PERSONAL COMPUTER AT, PERSONAL SYSTEM/1, PERSONAL SYSTEM/2 and THINKPAD system)이 있다.
이들 시스템은 두가지 패밀리(families)로 분류된다. 제1패밀리는 통상적으로 패밀리 I모델로 참조되며, IBM 퍼스널 컴퓨터 AT 및 다른 IBM 호환(IBM compatible)기종에 의해 예시되는 시스템과 버스 구조(bus architecture)를 사용한다. 제2패밀리는 패밀리II모델로 참조되며, 퍼스널 시스템/2 모델 50 내지 95에 의해 예시되는 IBM사의 마이크로 채널 버스 구조(MICRO CHANNEL bus architecture)를 사용한다. 패밀리 I모델은 원래 시스템 프로세서로서 인텔(INTEL) 8088 혹은 인텔 8086 마이크로프로세서를 사용했었다. 이들 프로세서는 1메가바이트 랜덤 액세스 메모리(random access memory)(또한 RAM으로 칭하며, 퍼스널 컴퓨터 시스템의 작업 메모리(working memory)로서 사용되는 비휘발성 메모리임)를 어드레싱(addressing)할 수 있다. 패밀리 II모델은 고속 인텔 80286, 80386, 80486 및 펜티엄(Pentium) 마이크로프로세서를 사용하는데, 이들 프로세서는 저속 인텔 8086 마이크로프로세서를 모방(emulate)하기 위하여 실모드(real mode)에서 동작할 수 있거나 혹은, 몇몇 모델의 경우, 어드레스 지정범위를 1메가바이트 내지 4기가바이트(Gigabytes)로 확장하는 보호모드(protected mode)에서 동작할 수 있다. 본질적으로, 80286, 80386 및 80486 프로세서의 실모드 특징은 8086 및 8088 마이크로프로세서용으로 작성된 소프트웨어에 하드웨어 호환성(hardware compatibility)을 제공한다.
패밀리 I 퍼스널 컴퓨터 시스템은 또한, 퍼스널 컴퓨터 업계의 상당한 부분에서 따르는 표준으로 구현되었기에 산업 표준 구조(Industry Standard Architecture:ISA) 시스템으로 알려지게 되었다. 이 표준은 시스템의 동작을 가능하게 하는 제어 프로그램이 사용하는 소정의 운영 호출(certain operational calls)을 포함한다. 이러한 제어 프로그램은 종종 기본 입력/출력 시스템(basic input/output calls:BIOS)으로 식별되고, ISA 시스템은 IBM BIOS 기술 참조 문헌(IBM BIOS Technical Reference)에 기술된 BIOS 설계를 따른다. 본 발명의 개시를 위하여, 상기 참조 문헌의 중요한 내용은 2페이지 내지 58페이지에 있는 인터럽트 13 동작에 관한 것이다. 인터럽트 13은 ISA 시스템이 대 저장 용량, 고정 회전 자기(혹은 다른) 매체 디스크 드라이브(large storage capacity fixed rotating magnetic (or other) media disk drives) 혹은 하드 파일(hardfiles) 혹은 하드디스크(harddisks)와 같은 고정 디스크 저장장치 혹은 직접 액세스 저장장치(Direct Access Storage Devices:DASD)의 어드레싱(addressing)을 처리하는 방식을 설명한다. 이러한 DASD는, 자기(혹은 다른) 매체가 일정 위치에 고정되지 않고 착탈형(removable)인 플로피(floppy) 디스크 드라이브와 구별된다.
ISA 퍼스널 컴퓨터 시스템에서 사용되는 DASD는 AT 부착가능(AT Attachable:ATA) 드라이브로 알려져 있다. 초기에 설계된 시스템에서, 이러한 DASD는 전형적으로 드라이브 자체와 분리된 제어기와 더불어 사용된다. DASD와 DASD를 제외한 컴퓨터 시스템의 나머지부분간의 디지털 데이터 통신은 초기 설계에서, 입력/출력(I/O) 버스에 제공된 커넥터(connector)(혹은 슬롯(slot))에 장착된 카드 형태 혹은 보드 형태의 제어기에 의해 처리되었다(The Winn Rosch Hardware Bible, 사이먼 및 슈스터(Simm Schuster), 뉴욕, 1989년 475페이지 이후를 참조). 제어기는 DASD의 회전 디스크에/에서(실린더(cylinder)로도 알려진) 트랙(track)과 섹터(sector) 단위로 기록/판독되는 디지털 데이터의 위치를 에드레싱하는 방식으로 동작한다. 또한, DASD는 전형적으로 함께 스택되어(stacked) 다수의 헤드(heads)에 의해 서비스되는 다수의 디스크 혹은 플레이트(plates)를 가지므로, 어드레싱은 헤드가 원하는 실린더 부분 혹은 섹터를 액세스하도록 수행된다. 이러한 어드레싱은 실린더-헤드-섹터(cylinder-head-sector:CHS) 어드레싱으로 알려져 있다.
인터럽트 13 설계의 소정 제한 사항으로 인하여, ISA 퍼스널 컴퓨터 시스템은 1024개 실린더와 256까지의 헤드를 어드레싱할 것으로 예상한다. 그러나, DASD 설계는, 이러한 예상에 항상 용이하게 맞추어 지진 않는다. 대신에, DASD 설계자 및 제조자는 상당한 수의 실린더와 인터럽트 13 설계에서 의도된 최대 수보다 적은 수의 헤드를 제공할 수도 있다. 전형적으로, ATA DASD는 16개의 헤드를 가진다. 그러나, 1024개로의 실린더 어드레싱의 제한, 이에 견줄만한 각 트랙당 63개로의 섹터 크기 및 섹터당 512 바이트로의 고유한 제한은 ATA DASD의 어드레싱능력을 528482304 바이트(1024×16×63×512) 데이터로 제한한다.
ISA 퍼스널 컴퓨터 시스템의 설계가 발달함에 따라, DASD 제어를 구현하는 다른 방안이 생겨났다. 이들 방안중에는, 통상 제어기 카드에 장착되는 전자장치를 DASD 구조에 집적시킨 집적 드라이브 전자장치(Integrated Drive Electronics:IDE)형 장치를 포함한다. 이는 IDE DASD가 어느 별도로 제공된 제어기 카드로부터도 떨어져 설치되도록 허용하므로써, I/O버스에 대한 슬롯 혹은 커넥터를 절약할 수 있게 된다. 몇몇 시스템에 사용하는 다른 방안으로는, DASD용 제어기를 시스템 마더보드 혹은 플레이너(system mother board or planar)상에 직접 장착하여, DASD가 어느 별도로 제공된 제어기도 떨어져 설치되도록 허용하므로써 I/O 버스에 대한 슬롯 혹은 커넥터를 절약할 수 있게 된다. 이들 해결법중 그 어느 것도 종래의 CHS 데이터를 드라이브내의 1024개 이상의 실린더의 어드레싱에 사용하는 문제를 해결하지 못한다.
상술한 설계 분야가 발달함에 따라 DASD의 설계 및 제조도 발달해왔다. 그 결과로, 대력 528 메가바이트 상한치를 초과하는 용량을 갖는 드라이브가 사용가능하게 되었다. 따라서, 이러한 드라이브 용량을 만족스럽게 어드레싱할 수 있도록 하는 것이 중요하다.
본 발명은 인터럽트 13 설계에 의해 부과된 대략 528 메가바이트 용량 제한을 초과하는 DASD 저장 용량을 수용하기 위하여 DASD로부터/로 판독/기입되는 디지털 데이터의 실린더-헤드-섹터(CHS) 어드레싱의 변환(translating)에 관한 것이다.
본 명세서에 개시된 발명은 CHS 어드레싱이, 마이크로프로세서 및 DASD에 대해 기능하는 제어 프로그램을 사용하여 어드레스 인터럽트 13 설계에 의해 부과된 528 메가바이트 용량 제한을 초과하는 저장 용량을 가지는 DASD를 만족스럽게 CHS 어드레싱할 수 있도록 한다. 제어 프로그램은 DASD에게 제공된 실린더의 수에 대해 질의하고, 이러한 실린더의 수가 1024를 초과하는 지를 판정하고, 몫(quotient)이 1024보다 작아질 때까지 반복하여 제공된 실린더의 수를 2로 나누고, 이러한 나눗셈의 반복 횟수를 기록하며, 이어서, 최대 1024인 실린더 범위와 최대 256인 헤드 범위를 가지는 실린더-헤드-섹터 데이터에 대한 제1참조 프레임을 설정하고, 1024 이상인 실린더 범위와 최대 DASD에 제공된 헤드 수인 범위를 가지는 실린더-헤드-섹터 데이터에 대한 제2참조 프레임을 설정하고, 디지털 데이터가 DASD의 전체 저장 용량과 교환될 수 있도록 제1참조 프레임과 제2참조 프레임 사이에서 교환되는 저장 어드레스 디지털 데이터(storage address digital data)를 변환(translate)한다. 변환은 제공된 실린더 수를 2로 나눈 반복 횟수를 사용하여 성취될 수 있다.
개시한 본 발명의 목적 및 다른 목적들은 첨부 도면을 참조한 본 발명의 상세한 설명으로부터 명백해질 것이다.
본 발명은 첨부 도면을 참조하여 바람직한 실시예에 의해 상세히 설명되겠지만, 당업자라면 본 발명의 바람직한 결과를 성취하면서 본 발명을 변형할 수 있으며, 다음의 설명은 본 발명을 제한하는 것이 아니라, 당업자를 위한 광범위하고 교시적인 내용임을 알아야 할 것이다.
이제 첨부 도면을 참조하면, 제1도에는 본 발명을 구현하는 퍼스널 컴퓨터 시스템이 도시되어 있다. 전술한 바와 같이, 컴퓨터(10)는 연관된 모니터(11), 키보드(12) 및 프린터 혹은 플로터(14)를 구비하고 있다. 컴퓨터(10)는 샤시(chassis)(19)와 함께 밀봉되고 차폐된 용적(enclosed, shielded volume)을 정의하는 장식용 외부 부재(제2도의 16)와 내부 차페 부재(18)로 형성된 커버(15)를 구비하며, 밀봉되고 차폐된 용적내에 디지털 데이터를 처리하고 저장하기 위한 데이터 처리 및 저장 구성요소를 구비한다. 적어도 소정의 이들 구성요소는, 샤시(19)상에 장착되어 상술한 구성요소 및 플로피 디스크 드라이브(floppy disk drives), 다양한 형태의 직접 액세스 저장장치, 액세서리 카드 혹은 보드 등과 같은 다른 연관된 요소들을 포함하는 컴퓨터(10)의 구성요소들을 전기적으로 상호접속하는 수단을 제공하는 다층 플레이너(multi layer planar)(20) 혹은 마더보드(20)상에 장착된다.
샤시(19)는 베이스(base)(22), 전면 패넬(front panel)(24), 후면 패넬(rear panel)(제2도의 25)을 가진다. 전면 패널(24)은 적어도 하나의 개방만(open bay)(도시된 형태에서는 4개의 만)을 정의하여 자기(magnetic) 혹은 광학(optical) 디스크용의 디스크 드라이브, 테이프 백업 드라이브등과 같은 데이터 저장 장치를 수용한다. 예시된 형태에서는 한쌍의 상부만(26,28), 한쌍의 하부만(29,30)이 제공되어 있다. 하나의 상부만(26)은 (3.5인치 드라이브로 알려진) 제1크기의 주변 드라이브(peripheral drive)를 수용하는데 적합하며, 다른 상부만(28)은 (3.5 및 5.25인치와 같은) 2가지 크기중 선택된 하나의 크기의 드라이브를 수용하는데 적합하고, 하부만들은 단지 한가지 크기(3.5인치)의 장치를 수용하는데 적합하다. 하나의 고정 디스크 DASD가 제1도에 참조번호(90)로 도시되어 있으며, 통상적으로 알려진 바와 같이, 데이터를 수신, 저장 및 전송할 수 있다.
상술한 구조를 본 발명과 관련짓기에 앞서, 퍼스널 컴퓨터 시스템(10)의 일반적인 동작에 대한 개요를 검토하는 것이 좋을 것이다. 제3도를 참조하면, 플레이너(20)에 장착된 구성요소, 플레이너를 I/O 슬롯에 접속하는 접속부 및 퍼스널 컴퓨터의 기타 하드웨어를 포함하는, 본 발명에 따르는 시스템(10)과 같은 컴퓨터 시스템의 각종 구성요소를 예시하는, 제1유형 컴퓨터 시스템의 블록도가 도시되어 있다. 플레이너에 접속된 시스템 프로세서(32)는 고속 CPU 로컬 버스(34)에 의해 버스 제어 타이밍 장치(35)를 통하여 메모리 제어 장치(36)에 연결되고, 또한 이 메모리 제어 장치(36)를 통해 휘발성 랜덤 액세스 메모리(RAM)(38)에 연결된다. 임의의 적절한 마이크로프로세서가 사용될 수 있는데, 한가지 적당한 마이크로프로세서를 들면 인텔사의 80386이다.
본 발명은 특히 제3도 및 제4도의 시스템 블록도를 참조하여 기술되겠지만, 본 발명에 따른 장치 및 방법은 플레이너 보드의 다른 하드웨어 구성에서도 사용할 수 있다는 것을 알아야 한다. 예를 들면, 시스템 프로세서는 인텔 80286 혹은 80486 마이크로프로세서일 수 있다.
제3도를 다시 참조하면, (데이터, 어드레스 및 제어 구성요소를 포함하는) CPU 로컬 버스(34)는 마이크로프로세서(32), 수치 코프로세서(math coprocessor(39), 캐시 제어기(40) 및 캐시 메모리(41)의 접속을 제공한다. 또한, CPU 로컬 버스(34)상에 버퍼(42)가 연결된다. 버퍼(42)는 (CPU 로컬 버스에 비해) 저속의 시스템 버스(44)에 연결되며, 어드레스, 데이터 및 제어 구성요소를 포함한다. 시스템 버스(44)는 버퍼(42)와 또다른 버퍼(51,68)간을 연결한다. 시스템 버스(44)는 또한 버스 제어, 타이밍 장치(35) 및 DMA 장치(48)에 접속된다. DMA 장치(48)는 중앙 중재 장치(central arbitration unit)(49) 및 DMA 제어기(50)로 구성된다. 하나의 버퍼(51)는 시스템 버스(44)와 ISA 버스(52)와 같은 선택사양적 특징 버스 사이의 인터페이스를 제공한다. 버스(52)에는 I/O 장치 혹은 메모리에 연결될 수 있는 ISA 어댑터 카드를 수용하기 위해 다수의 I/O 슬롯(54)이 연결된다.
중재 제어 버스(arbitration control bus)(55)는 DMA 제어기(50) 및 중앙 중재 장치(49)를 I/O슬롯(54), 디스켓 어댑터(56)에 연결시킨다. 또한, 시스템 버스(44)에는 메모리 제어 장치(36)가 연결되고, 이 메모리 제어 장치(36)는 메모리 제어기(59), 어드레스 멀티플렉서(60) 및 데이터 버퍼(61)를 포함한다. 메모리 제어 장치(36)는 또한, RAM 모듈(38)로 표시된 랜덤 액세스 메모리에 연결된다. 메모리 제어기(36)는 마이크로프로세서(32)로/로 부터의 어드레스를 특정 RAM(38) 영역으로 맵핑(mapping)하는 논리를 포함한다. 메모리 제어기(36)는 또한 ROM 선택 신호(ROMSEL)를 발생하여 ROM(64)을 인에이블(enable) 혹은 디스에이블(disable)시킨다. 마이크로컴퓨터 시스템은 기본적인 1메가바이트 RAM 모듈을 갖춘 것으로 도시되어 있지만 선택사양적 메모리 모듈(65 내지 67)을 제3도에 도시된 바와 같이 상호연결할 수 있음을 알 것이다.
래치 버퍼(68)는 시스템 버스(44)와 플레이너 I/O 버스(69) 사이에 연결된다. 플레이너 I/O 버스(69)는 어드레스, 데이터, 제어 구성요소를 각각 포함한다. 플레이너 I/O 버스(69)를 따라서 (모니터(11)를 구동하는데 사용되는) 디스플레이 어댑터(70), CMOS 클럭(72), 비휘발성 CMOS RAM(74)(차후에 NVRAM으로 참조), RS232 어댑터(76), 병렬 어댑터(78), 다수의 타이머(80), 디스켓 어댑터(56), 인터럽트 제어기(84) 및 판독전용 메모리(Read Only Memory:ROM)(64)와 같은 각종 I/O 어댑터와 또다른 구성요소가 연결된다. 판독전용 메모리(64)는 I/O장치와 마이크로프로세서의 운영체제(operating system) 사이의 인터페이스에 사용되는 BIOS 제어 프로그램을 저장한다. ROM(64)에 저장된 BIOS는 RAM(38)으로 복사되어 BIOS의 실행시간을 감소시킬 수 있다. ROM(64)은 또한 (ROMSEL 신호를 통해) 메모리 제어기(36)에 응답한다. ROM이 메모리 제어기(36)에 의해 인에이블되는 경우에는, BIOS는 ROM으로부터 실행된다. ROM(64)이 메모리 제어기(36)에 의해 디스에이블되는 경우에는, ROM은 마이크로프로세서(32)로 부터의 어드레스 조회(address enquiries)에 응답하지 않는다(즉, BIOS는 RAM으로부터 실행된다).
실시간 클록(72)은 당일의 시간 계산에 사용되고, NVRAM은 시스템 구성 데이터(system configuration data)를 저장하기 위해 사용된다. 즉, NVRAM은 시스템의 현재 구성을 나타내는 값을 포함한다. 예를 들면, NVRAM은 고정 디스크 혹은 디스켓 용량, 디스플레이 유형, 메모리양, 시간, 날짜 등의 정보를 포함한다. 특히 중요한 것은, NVRAM은 (하나의 비트일 수 있는) 데이터를 포함하는데, 메모리 제어기(36)는 이 데이터를 이용하여, BIOS가 ROM 혹은 RAM으로부터 실행되는지와 BIOS RAM에 의해 사용되도록 예정된 RAM을 재이용(reclaim)할 것인지를 판정한다. 더욱이, 세트 구성(SET Configuration)과 같은 특수 구성(special configuration) 프로그램이 실행될 때마다, 이 데이터는 NVRAM에 저장된다. 세트 구성 프로그램의 목적은 시스템 구성의 특징을 나타내는 값을 NVRAM에 저장하는 것이다.
전술한 바와 같이, 컴퓨터는 샤시(19)와 함께 밀봉되고 차폐된 용적을 형성하는 커버를 구비하여, 마이크로컴퓨터의 상술한 구성요소들을 포함한다. 커버(15)는 바람직하게, 몰딩가능한 합성물질(moldable synthetic material)로 제조된 일체로 몰딩된 구성요소인 외부 장식용 커버 부재(16)와, 장식용 커버 부재의 형상에 맞춰 형성된 얇은 금속 시트 라이너(metallic thin sheet liner)(18)로 형성된다. 그러나, 커버는 다른 공지의 방식으로 제조될 수 있으며, 본 발명의 유용성은 개시된 유형의 밀봉체(enclosure)에 한정되지 않는다.
ISA 퍼스널 컴퓨터에 대한 다른 배치가 제4도에 도시되어 있다. 즉, 제4도에는 본 발명에 따라 시스템(10)과 같은 컴퓨터 시스템의 다른 배치의 각종 구성요소를 도시하는 퍼스널 컴퓨터의 블록도가 도시되어 있다. 제3도를 참조하여 기술한 구성요소와 기능적으로 유사한 제4도에 도시된 구성요소를 식별함에 있어서는, 동일한 참조번호에 100을 더하여 사용한다. 예를 들면, 제4도에 도시된 마이크로프로세서(132)는 제3도의 마이크로프로세서(32)와 기능상 유사하다. CPU(132)는 고속 CPU 로컬 버스(134)를 통해 버스 인터페이스 제어장치(135)에, 단일 인라인 메모리 모듈(Single inline memory modules:SIMMs)로 도시된 휘발성 랜덤 액세스 메모리(RAM)(138)에, 또한 CPU(132)로의 기본적인 입력/출력 동작에 대한 인스트럭션(instruction)을 저장하는 BIOS ROM(164)에 연결된다. BIOS ROM(164)은 I/O 장치와 마이크로프로세서(132)의 운영체제 사이를 인터페이스시키는데 사용되는 BIOS를 포함한다. ROM(164)에 저장된 인스트럭션은 RAM(138)으로 복사되어 BIOS의 실행시간을 감소시킬 수 있다.
(데이터, 어드레스 및 제어 구성요소를 포함하는) CPU 로컬 버스(134)는 또한 마이크로프로세서(132)를 수치 코프로세서(math coprocessor)(139)와 DASD 제어기(185)에 연결시킨다. 당업자에게 잘 알려진 바와 같이, DASD 제어기(185)는 판독전용 메모리(ROM)(1186), RAM(188) 및 도면의 우측에 도시된 I/O 연결을 통해 제공되는 각종 유형의 적절한 외부 장치와 연결되거나 혹은 연결가능하다.
버스 인터페이스 제어기(bus interface controller:BIC)(135)는 CPU 로컬 버스(134)와 I/O 버스(152)를 결합시킨다. 버스(152)에 의해, BIC(135)는, (도시되지 않은) I/O 장치 혹은 메모리에 또한 연결될 수 있는 어댑터 카드(190)를 수용하기 위한 다수의 I/O 슬롯을 구비하는 ISA 버스와 같은 선택사양적 특징 버스(optional feature bus)와 연결된다. I/O 버스(152)는 어드레스, 데이터 및 제어 구성요소를 포함한다.
I/O 버스(152)를 따라서, 그래픽 정보(graphic information)를 저장(192)하고 이미지 정보(image information)를 저장(194)하는 RAM(VRAM)과 연관된 비디오 신호 프로세서(191)와 같은 각종 I/O 구성요소가 연결된다. 프로세서(191)와 교환된 비디오 신호는 디지털-아날로그 변환기(Digital to Analog Converter:DAC)(195)를 통하여 모니터 혹은 다른 디스플레이 장치로 전달된다. VSP(191)와, 본 명세서에서 자연 이미지 입력/출력(natural image input/output)으로 참조되는 비디오 레코더/플레이어, 카메라등을 직접 연결하기 위한 설비가 또한 제공된다. I/O 버스(152)는 또한, DSP(196)의 신호 처리를 위한 소프트웨어 인스트럭션과 이러한 처리와 연관된 데이터를 저장하는데 사용할 수 있는 연관된 인스트럭션 RAM(198)과 데이터 RAM(199)을 구비한 디지털 신호 프로세서(Digital Signal Processor:DSP)(196)와 결합된다. DSP(196)에는 오디오 제어기(200)가 연결되어 오디오 입력 및 출력을 처리(process)하고, 아날로그 인터페이스 제어기(201)가 연결되어 다른 신호를 처리(handle)한다. 마지막으로, I/O 버스(152)는 연관된 전기적으로 소거가능한 프로그램가능 판독전용 메모리(Electrical Erasable Programmable Read Only Memory:EEPROM)(204)를 구비한 입력/출력 제어기(202)와 연결되고, 이 입력/출력 제어기(202)에 의해 입력 및 출력이플로피 디스크 드라이브, 프린터 혹은 플로터(14), 키보드(12), 마우스 혹은 포인팅 장치를 포함하는 종래의 주변장치와 교환되고, 직렬 포트를 통해 교환된다.
이제까지 설명한 퍼스널 컴퓨터 구성의 어느 형태에나, 사용되는 DASD는 인터럽트 13 설계 예상치(design expectations)에 속하는 다수의 실린더 및 헤드를 가질 수 있다. 즉, 실린더의 수는 1024 이하이며, 헤드의 수는 256이하일 수 없다. 이러한 경우에는, 퍼스널 컴퓨터 시스템을 통상적으로 동작시킬시에, 종래기술로서 잘 알려진 바와 같이 DASD의 특성을 질의하고, 이 정보를 구성의 일부로서 저장하고, 통상적인 사용동안 시스템을 동작시킴에 따른 어려움이 없다. DASD가 사실상(ATA DASD의 경우에 통상적이듯) 16개의 헤드를 가질시에 이러한 동작은, CHS 어드레싱에 의해 사용가능한 DASD의 메모리 용량을 528,482,304 바이트의 디지털 데이터로 제한한다.
본 발명의 중요한 두드러진 특징은 인터럽트 13 설계 예상치에 속하는 CHS 어드레싱이 1024개 이상의 다수의 실린더, 16개의 헤드, 528,482,304 바이트의 디지털 데이터를 초과하는 디지털 데이터 저장 용량을 가지는 ATA DASD를 어드레싱하는데 사용된다는 것이다. 이것은 본 발명에 따라 CHS 어드레싱을 위하여 두 참조 프레임(two frames of reference) 사이에서 변환(translation)을 수행하므로써 성취할 수 있다.
본 발명에 따라서, CHS 어드레싱을 위한 제1참조 프레임은 1024개를 초과하는 수의 실린더와, 부착되어 어드레싱될 드라이브에서 발견되는 실제 헤드 수를 반영하는 수의 헤드를 가지도록 설정된다. 전술한 바와 같이, 본 발명이 물리적으로 동작하는 퍼스널 컴퓨터 시스템으로 구현되는 시점에서 통상적으로 발견되는 유형의 드라이브에는 전형적으로 16개의 헤드가 있다. 그러나, 헤드 수는 16이 아닌 임의의 사전결정된 수일 수도 있으며, 이 수는 DASD 설계자에 의해 선택되어 사용될 수 있다. 제1참조 프레임은 사용해야할 DASD의 물리적 특성에 부합한다.
CHS 어드레싱하기 위한 제2참조 프레임이 또한 설정되는데, 이 제2프레임은 인터럽트 13 설계 가정치(design assumptions)에 맞는 수의 헤드와 실린더를 가진다. 즉, 제2참조 프레임은 1024개 까지의 실린더와 256개 까지의 헤드를 가진다.
본 발명은 두 참조 프레임 사이에서 교환되는 CHS 어드레싱 데이터가 변환되되 데이터가 부착된 DASD의 전체 저장용량과 교환될 수 있게 변환되도록 한다. 이러한 변환은 제1참조 프레임의 어드레싱과 제2참조 프레임의 어드레싱 사이에서 특정 관계를 설정하므로써 성취할 수 있다.
이제, 두 참조 프레임을 설정하고, 이들 사이에서 상술한 변환을 성취하는 방법을 설명할 것이다. 그러나, 하나의 전제로서, 이러한 설정(establishing)과 변환(translating)은 각종 형태의 DASD 제어와도 사용될 수 있다는 것을 알아야 한다. 특히, 이하 기술되는 본 발명은 I/O 버스 커넥터에 장착된 제어기 카드를 통하여 제어되는 DASD에 사용될 수 있고, IDE 유형의 DASD에 사용될 수 있고, 시스템 CPU(32,132)의 제어하에 직접 어드레싱되는 DASD에 사용될 수도 있다. 각각의 경우에, CHS 어드레싱과 연관되어 기능하는 마이크로프로세서가 있다는 것을 알아야 한다. DASD/제어기 카드 조합의 경우에, 이러한 어드레싱 마이크로프로세서는 통상적으로 카드상에 위치한다. IDE DASD의 경우, 어드레싱 마이크로프로세서는 통상적으로 DASD로 합체된다. 시스템 CPU에 의해 직접 제어되는 DASD의 경우, 마이크로프로세서는 시스템 CPU이다. 또한, 각각의 경우에, 마이크로프로세서에 의해 액세스가능하도록 저장되고, 마이크로프로세서내로 로딩(loading)되며, 어드레싱시에 마이크로프로세서와 협력하는 제어 프로그램이 있다. 제어 프로그램은 종종 본 명세서에서 참조되는 바와 같이 기본 입력/출력 시스템으로 참조될 수 있거나, 혹은 BIOS로 알려진 이러한 시스템의 일부로서 참조될 수 있다. 퍼스널 컴퓨터 시스템의 BIOS는 제3도 및 제4도에 도시된 시스템 구성을 설명할시에 언급한 주 BIOS, 혹은 DASD 제어기와 같은 선택사양적 카드에 저장될 수 있는 선택사양적 카드 BIOS 부분, 혹은 IDE DASD의 일부로서 저장될 수 있는 장치 BIOS, 혹은 전술한 바와 같은 주 BIOS의 일부를 포함할 수 있다. 본 발명은 차후에 기술할 제어 프로그램이 이들 각종 유형중 어느 유형일 수도 있음을 의도한다.
어느 경우에나, 본 발명에 의해 의도된 시스템은 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 직접 액세스 저장장치(DASD)를 가진다. DASD는 제1사전결정된 수의 실린더와 제2사전결정된 수의 헤드를 가지며, 각각의 실린더는 제3사전결정된 수의 섹터로 분할된다. 알 수 있는 바와 같이, 헤드는 CHS 어드레싱 신호가 지시하는 대로 섹터로/로부터 기록 혹은 판독하므로써, 실린더의 섹터와 디지털 데이터를 교환한다. 본 발명에 따라서, 실린더, 헤드 및 섹터는 함께, 528,482,304 바이트의 디지털 데이터를 초과하는 DASD 저장 용량을 정의한다.
전술한 바와 같이, 시스템은, 디지털 데이터를 처리하고, 디지털 데이터를 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 DASD와 교환하는 것을 제어하는 마이크로프로세서를 가진다. 시스템은 또한, 마이크로프로세서에 액세스되어 DASD로/로 부터의 디지털 데이터의 흐름을 제어하는 제어 프로그램을 가진다. 동작시에, 마이크로프로세서는 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하고, 데이터가 DASD의 전체 저장용량과 교환될 수 있도록 하는 일련의 동작을 수행한다.
이러한 동작은 전술한 제1 및 제2참조 프레임의 설정과 이들간의 변환을 포함한다. 참조 프레임을 설정하기에 앞서, 시스템은 제5도에 도시된 단계들을 수행하여 적용해야할 전환 인수(conversion factor)를 결정한다. 이들 단계는 DASD에 제공된 실린더의 수에 관해 질문하는 단계와, 실린더의 수가 16,384보다 큰지를 판정하는 단계를 포함한다. 상기 16,384의 수는 본 명세서에 기술된 특정 구현에서 어드레싱될 수 있는 최대 수이다. 실린더의 수가 16,384보다 큰 경우에는 다음 단계에서 이 16,384의 수가 사용된다. 실린더의 수가 16,384보다 작거나 같은 경우에는 새로이 보고된 수가 사용된다. 다음 단계에서 전환 인수(conversion factor)를 저장하는 레지스터를 0으로 설정한다. 이어서, 실린더의 수가 전술한 바와 같은 인터럽트 13 설계에서 의도된 상한 수(upper limit number), 1024보다 큰지의 여부를 판정한다. 이 수가 1024와 동일하거나 혹은 적은 경우, 전환 인수 레지스터는 0카운트로 유지되고, 전환(conversion)은 필요없을 것이다. 이 수가 1024보다 큰 경우에는, 실린더의 수를 2로 나눈다. 나눗셈은 바람직하게 우측 시프트(Shift Right)를 사용하는 수행된다. 나눗셈 이후에, 전환 인수 레지스터를 카운트 1만큼 증가시킨다. 그 후, 프로세스는 상기 선행된 나눗셈의 몫으로서 식별되는 실린더의 수를 질의하는 단계로 복귀하고, 1024보다 큰 경우에는 실린더의 몫을 2로 나누고, 전환 인수 레지스터를 1만큼 증가시켜, 실린더의 몫이 1024보다 작을 때까지 나눗셈/증가를 반복한다. 몫이 1024보다 작아질 때, 레지스터에 저장된 카운트는 차후에 적용될 전환 인수(여기서 N으로 식별)가 된다. 적절한 곳에서, 전환 인수는 NVRAM에 보유된 시스템 구성 데이터의 일부로서 저장될 수 있다.
전환 인수가 판정되었으면, 전술한 참조 프레임이 설정될 수 있다. 이러한 하나의 프레임은 제6도에 도시된 바와 같은 DASD의 드라이브 파라미터(drive parameters)를 얻기 위한 절차에 의해 설정된다. 도시된 바와 같이, 실린더 및 헤드값은 DASD 혹은 이전에 질의(interrogation)에 의해 저장된 값으로부터 검색된다. 그 다음, 전환인수를 사용하여 실린더 번호를 (앞서 기술한 전환 인수의 판정 처리에서의 제수(divisor)인 2의 전환 인수 멱승값(two raised to the power of the conversion factor)으로 나누어 전환한다. 이러한 전환을 달리 설명하면, 실린더 수를 전환 인수만큼 우측 시프트하는 것이다. 연산식으로 표현하면,
전환된 실린더(converted cylinder) = 실린더/2N
이 된다. 그다음, 전환 인수를 사용하여, 헤드 번호가, 그 헤드 번호에 2의 전환 인수 멱승값을 곱하므로써(혹은 헤드 번호를 전환 인수만큼 좌측 시프트하므로써) 전환된다. 연산식으로 표현하면,
전환된 헤드(converted head) = 헤드 × 2N
이 된다. 이 시점에서 전환은 완료되며, 전환된 실린더 번호 및 헤드 번호가 DASD의 CHS 어드레싱에 사용하기 위하여 복귀된다.
DASD는 정수(integer)개의 실린더를 가지며 부분적인(fractional) 실린더는 가질 수 없다. 전환시에 생성될 수 있는 어떠한 부분적인 실린더도 버린다. 즉, 2001개의 실린더와 16개의 헤드를 가지는 드라이브는 1000개의 실린더와 32개의 헤드를 가지는 것으로 보고될 것이다. BIOS 실린더의 절반은 잃어버리게(lose)된다. 이러한 DASD가 인터럽트 13 설계 제한을 사용하는 BIOS를 통해 실린더 0, 헤드 20에서 어드레싱되는 경우, 물리적 DASD는 실린더 1 헤드 4에서 액세스된다.
예를 들면, 2000개의 실린더와 16개의 헤드를 가져 총 10,104,192,000 바이트(2000×16×63×512)의 저장 능력을 갖는 DASD를 구비한 시스템이 제공된다고 가정하자. 그러면, 전환 인수는 1이 된다(2000을 2로 한번 나누면 몫이 1024보다 적은 1000이 된다).
제2참조 프레임은 DASD 자체에 의해, 1024보다 큰 범위의 실린더와 사전결정된 수 즉, 물리적 드라이브에 제공된 수까지의 범위의 헤드를 갖는 것으로 설정된다.(대부분의 ATA DASD의 경우와 같은) 전술한 예에서, 상기 수는 16이다.
제7도에 예시된 바와 같이, 두 참조 프레임간의 변환(translation)은 전술한 마이크로프로세서에 의해 제어 프로그램을 실행시키므로써 성취된다. 특히, 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 제1 및 제2참조 프레임간에 교환되는 저장 어드레스 디지털 데이터의 변환은 실린더의 수를 2로 나누는 횟수(N)를 사용하여 성취할 수 있다. 이러한 변환을 수행시에, 제1질문은 저장된 데이터에 관한 것이며, 저장된 변환 인수가 0보다 큰지의 여부를 판정한다. 변환 인수가 0인 경우, 어떠한 변환도 필요없으며, 원래의 인터럽트 13 설계에서 의도된 대로 CHS 어드레싱이 진행된다. 변환 인수가 0보다 큰 경우에는 드라이브 코맨드(drive command)내의 실린더 번호는 2의 변환 인수 멱승값에 의해 곱해진다. 연산식으로 표현하면,
변환된 실린더(translated cylinder)
= 전환된 실린더(converted cylinder) × 2N
이 된다. 그다음, 전환된 헤드 번호(converted head number)는 DASD에 물리적으로 제공된 헤드 수로 나뉘어지고, 이러한 나눗셈의 나머지가 변환된 헤드 번호(translated head number)로서 식별된다. 이러한 나눗셈의 몫은 변환된 실린더 번호와 논리적 OR되어 어드레싱된 실린더 번호로서 식별된다.
전술한 바와 같이, 이러한 전환 인수의 판정과 전환(conversion) 및 변환(translation)은, 시스템 CPU와 협동하는 시스템 BIOS의 작용으로, 혹은 제어기 마이크로프로세서와 협동하는 제어기 카드 BIOS의 작용으로, 혹은 IDE 마이크로프로세서와 협동하는 IDE BIOS의 작용으로서 발생할 수 있다. 모든 경우에, 변환 결과는 동일하다. ISA BIOS에서의 인터럽트 13 설계 제한 사항을 만족시키는 제1참조 프레임의 CHS 어드레스는 ISA BIOS에서의 인터럽트 13 설계 제한 사항을 벗어나는 DASD의 물리적 특성을 만족시키는 제2참조 프레임의 CHS 어드레스로 변환된다.
본 발명의 명세서 및 도면에서는 바람직한 실시예가 개시되어 있고, 특정 용어를 사용하였으나, 상술한 설명은 단지 통상적인 설명을 위한 용어만을 사용했으며 본 발명의 범위를 제약하려는 것은 아니다.

Claims (63)

  1. 디지털 데이터를 수신(receiving), 저장(storing) 및 전송(delivering)하기 위한 회전 매체 직접 액세스 저장장치(a rotating media direct access storage device:DASD)로서, 제1사전결정된 실린더수(a first predetermined number of cylinders)와 제2사전결정된 헤드수(a second predetermined number of heads)를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터(clylinder-head-sector storage address data)를 사용하여 정의되는 디지털 데이터의 위치(the location of digital data)를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터(a third predetermined number of sectors)로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환(exchange)하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 DASD와; 디지털 데이터를 처리하는 마이크로프로세서(a microprocessor)로서, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 DASD와의 디지털 데이터 교환을 제어하는 상기 마이크로프로세서와; 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램(a control program)을 포함하되, 상기 마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩(loading)하고, 상기 제어 프로그램의 제어하에 동작하고, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능(function)하여, 상기 DASD에 상기 제1사전결정된 실린더의 수에 관해 질의(interrogate)하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는 지의 여부를 판정하고, 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈(division)의 반복횟수(N)를 등록(register)하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임(a reference frame)을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큼 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량(the full storage capacity)과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환(translate)하는 컴퓨터 시스템.
  2. 제1항에 있어서, 상기 제어 프로그램을 수신 및 저장하기 위한 저장 메모리 구성요소(a storage memory element)로서, 상기 마이크로프로세서와 작동적으로 연결되어 상기 마이크로프로세서가 상기 제어 프로그램을 액세스하도록 하는 상기 저장 메모리 구성요소를 더 포함하는 컴퓨터 시스템.
  3. 제2항에 있어서, 상기 저장 메모리 구성요소는 판독전용 메모리 장치(a read only memory devices)를 포함하는 컴퓨터 시스템.
  4. 제2항에 있어서, 상기 저장 메모리 구성요소는 비휘발성 랜덤 액세스 메모리 장치(a non-volatile random access memory device)를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공(energize)하는 전기적 에너지원(an electrical energy source)을 더 포함하는 컴퓨터 시스템.
  5. 제1항에 있어서, 상기 DASD는 집적 드라이브 전자장치 DASD(an integrated drive electronics DASD)이고, 상기 마이크로프로세서와 상기 제어 프로그램은 상기 DASD로 통합(integrate)되는 컴퓨터 시스템.
  6. 제1항에 있어서, 상기 컴퓨터 시스템의 전기적 구성요소(electrical components)를 지원 및 연결하기 위한 마더보드(a motherboard)와, 상기 마더보드에서 정의되며 채널 커넥터(a channel connector)를 포함하는 입력/출력 채널(an input/output channel)과, 상기 채널 커넥터에 장착되는 DASD 제어기 카드를 더 포함하며, 상기 마이크로프로세서는 상기 제어기 카드상에 장착되고, 상기 제어 프로그램은 상기 제어기 카드에 저장되어 상기 마이크로프로세서에 의해 액세스되는 컴퓨터 시스템.
  7. 제1항에 있어서, 상기 컴퓨터 시스템의 전기적 구성요소를 지원 및 연결하기 위한 마더 보드를 더 포함하고, 상기 마이크로프로세서는 상기 마더보드상에 장착되고, 상기 제어 프로그램은 상기 마더 보드에 저장되어 상기 마이크로프로세서에 의해 액세스되는 컴퓨터 시스템.
  8. 제7항에 있어서, 상기 마이크로프로세서는 상기 컴퓨터 시스템의 시스템 프로세서이고, 상기 컴퓨터 시스템은 기본 입력/출력 시스템(BIOS) 프로그램을 더 포함하고, 상기 제어 프로그램은 상기 BIOS 프로그램내에 내장되는(embedded) 컴퓨터 시스템.
  9. 제1항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드 수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  10. 제1항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  11. 디지탈 데이터를 수신, 저장 및 전송하기 위한 집적 드라이브 전자장치 회전 매체 직접 액세스 저장장치(an integrated drive electronics rotating media access storage device:IDE DASD)로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 IDE DASD와; 디지털 데이터를 처리하는 마이크로프로세서로서, 상기 IDE DASD로 통합되고, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 IDE DASD와의 디지털 데이터 교환을 제어하는 상기 마이크로프로세서와; 상기 IDE DASD로 통합되고, 상기 IDE DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 포함하되, 상기 마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하고, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하여, 상기 DASD에 상기 제1사전결정된 실린더 수에 관해 질의하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하고, 몫이 1024보다 작아질 때까지의 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량과 데이터를 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 컴퓨터 시스템.
  12. 제11항에 있어서, 상기 IDE DASD에 통합되어 상기 제어 프로그램을 수신 및 저장하기 위한 저장 메모리 구성요소로서, 상기 마이크로프로세서와 작동적으로 연결되어 상기 마이크로프로세서가 상기 제어 프로그램을 액세스하도록 하는 상기 저장 메모리 구성요소를 더 포함하는 컴퓨터 시스템.
  13. 제12항에 있어서, 상기 저장 메모리 구성요소는 판독전용 메모리 장치를 포함하는 컴퓨터 시스템.
  14. 제12항에 있어서, 상기 저장 메모리 구성요소는 비휘발성 랜덤 액세스 메모리 장치를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공하는 전기적 에너지원을 더 포함하는 컴퓨터 시스템.
  15. 제11항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터의 변환 기능을 수행하는 컴퓨터 시스템.
  16. 제11항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  17. 컴퓨터 시스템의 전기적 구성요소를 지원 및 연결하기 위한 마더보드와; 상기 마더 보드에서 정의되며 채널 커넥터를 포함하는 입력/출력 채널과; 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 DASD로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 DASD와; 상기 채널 커넥터에 장착된 DASD 제어기 카드와; 디지털 데이터를 처리하는 마이크로프로세서로서, 상기 DASD 제어기 카드상에 장착되고, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 DASD와의 디지털 데이터 교환을 제어하는 상기 마이크로프로세서와; 상기 제어기 카드에 저장되고, 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 포함하되, 상기 마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하고, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하여, 상기 DASD에 상기 제1사전결정된 실린더의 수에 관해 질의하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하고, 몫이 1024보다 작아질 때까지의 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 컴퓨터 시스템.
  18. 제17항에 있어서, 상기 제어 프로그램을 수신 및 저장하기 위한 저장 메모리 구성요소로서, 상기 DASD 제어기 카드상에 장착되며 상기 마이크로프로세서와 작동적으로 연결되어 상기 마이크로프로세서가 상기 제어 프로그램을 액세스하도록 하는 저장 메모리 구성요소를 더 포함하는 컴퓨터 시스템.
  19. 제18항에 있어서, 상기 저장 메모리 구성요소는 판독전용 메모리 장치를 포함하는 컴퓨터 시스템.
  20. 제18항에 있어서, 상기 저장 메모리 구성요소는 비휘발성 랜덤 액세스 메모리 장치를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공하는 전기적 에너지원을 더 포함하는 컴퓨터 시스템.
  21. 제17항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  22. 제17항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  23. 컴퓨터 시스템의 전기적 구성요소를 지원 및 연결하기 위한 마더보드와; 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 DASD로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 DASD와; 디지털 데이터를 처리하는 마이크로프로세서로서 상기 마더보드상에 장착되고, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 DASD와의 디지털 데이터 교환을 제어하는 상기 마이크로프로세서와; 상기 마더보드상에 저장되고, 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 포함하되, 상기 마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하고, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하여, 상기 DASD에 상기 제1사전결정된 실린더 수에 관해 질의하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하고, 몫이 1024보다 작아질 때까지의 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 컴퓨터 시스템.
  24. 제23항에 있어서, 상기 제어 프로그램을 수신 및 저장하기 위한 저장 메모리 구성요소로서, 상기 DASD 제어기 카드상에 장착되며 상기 마이크로프로세서와 작동적으로 연결되어 상기 마이크로프로세서가 상기 제어 프로그램을 액세스하도록 하는 저장 메모리 구성요소를 더 포함하는 컴퓨터 시스템.
  25. 제24항에 있어서, 상기 저장 메모리 구성요소는 판독전용 메모리 장치를 포함하는 컴퓨터 시스템.
  26. 제24항에 있어서, 상기 저장 메모리 구성요소는 비휘발성 랜덤 액세스 메모리 장치를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공하는 전기적 에너지원을 더 포함하는 컴퓨터 시스템.
  27. 제24항에 있어서, 상기 마이크로프로세서는 상기 컴퓨터 시스템을 위한 시스템 프로세서이고, 상기 컴퓨터 시스템은 기본 입력/출력 시스템(BIOS) 프로그램을 더 포함하고, 상기 제어 프로그램은 상기 BIOS 프로그램내에 내포되어 있는 컴퓨터 시스템.
  28. 제23항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  29. 제23항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  30. 저속(a slower speed) 시스템 프로세서상에서 실행하도록 설계된 어플리케이션 프로그램(application programs) 및 오퍼레이팅 시스템 소프트웨어(operating system software)와 호환가능한 고속(a high speed) 시스템 프로세서를 구비한 퍼스널 컴퓨터 시스템(a personal computer system)에 있어서, 디지털 데이터를 처리하기 위한 고속 마이크로프로세서로서, 실모드 및 보호모드 동작(a real and protected mode of operation)을 갖고, 고속 데이터 버스에 전기적으로 연결된 상기 고속 마이크로프로세서와; 상기 저속 데이터 버스에 전기적으로 연결된 비휘발성 메모리와; 상기 고속 데이터 버스와 상기 저속 데이터 버스 사이의 통신(communication)을 제공하기 위한 버스 제어기(bus controller)와; 상기 고속 데이터 버스에 전기적으로 연결된 휘발성 메모리와; 상기 휘발성 메모리와 상기 비휘발성 메모리에 전기적으로 연결되어, 상기 휘발성 메모리, 상기 비휘발성 메모리 및 상기 고속 마이크로프로세서 사이의 통신을 통제(regulate)하는 메모리 제어기와; 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 DASD로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하되, 상기 마이크로프로세서가 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 DASD와의 디지털 데이터 교환을 제어하는 상기 DASD와; 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 포함하되, 상기 마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하여, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하여, 상기 DASD에 상기 제1사전결정된 실린더의 수에 관해 질의하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하고, 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 컴퓨터 시스템.
  31. 제30항에 있어서, 상기 제어 프로그램은 상기 비휘발성 메모리에 저장되는 컴퓨터 시스템.
  32. 제31항에 있어서, 상기 비휘발성 메모리는 판독 전용 메모리 장치인 컴퓨터 시스템.
  33. 제31항에 있어서, 상기 비휘발성 메모리는 비휘발성 랜덤 액세스 메모리 장치를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공하는 전기적 에너지원을 더 포함하는 컴퓨터 시스템.
  34. 제30항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터의 변환하는 기능을 수행하는 컴퓨터 시스템.
  35. 제30항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  36. 저속(a slower speed) 시스템 프로세서상에서 실행하도록 설계된 어플리케이션 프로그램(application programs) 및 오퍼레이팅 시스템 소프트웨어(operating system software)와 호환가능한 고속(a high speed) 시스템 프로세서를 구비한 퍼스널 컴퓨터 시스템(a personal computer system)에 있어서, 디지털 데이터를 처리하기 위한 고속 마이크로프로세서로서, 실모드 및 보호모드 동작(a real and protected mode of operation)을 갖고, 고속 데이터 버스에 전기적으로 연결된 상기 고속 마이크로프로세서와; 상기 저속 데이터 버스에 전기적으로 연결된 비휘발성 메모리와; 상기 고속 데이터 버스와 상기 저속 데이터 버스 사이의 통신(communication)을 제공하기 위한 버스 제어기(bus controller)와; 상기 고속 데이터 버스에 전기적으로 연결된 휘발성 메모리와; 상기 휘발성 메모리와 상기 비휘발성 메모리에 전기적으로 연결되어, 상기 휘발성 메모리, 상기 비휘발성 메모리 및 상기 고속 마이크로프로세서 사이의 통신을 통제(regulate)하는 메모리 제어기와; 디지털 데이터를 수신, 저장 및 전송하기 위한 집적 구동 전자장치(an integrated drive electronics:IDE) 회전 매체 DASD로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 IDE DASD와; 상기 IDE DASD에 집적되어 디지털 데이터를 처리하기 위한 제2마이크로프로세서로서, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 IDE DASD와의 디지털 데이터 교환을 제어하는 상기 제2마이크로프로세서와; 상기 IDE DASD에 집적되어 IDE DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 제2마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 포함하되, 상기 제2마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하며, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하여, 상기 DASD에 상기 제1사전결정된 실린더의 수에 관해 질의하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하고, 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 컴퓨터 시스템.
  37. 제36항에 있어서, 상기 제어 프로그램을 수신 및 저장하기 위한 저장 메모리 구성요소로서, 상기 IDE DASD에 집적되고 상기 제1마이크로프로세서와 작동적으로 연결되어 상기 제2마이크로프로세서가 상기 제어 프로그램을 액세스하도록 하는 저장 메모리 구성요소를 더 포함하는 컴퓨터 시스템.
  38. 제37항에 있어서, 상기 저장 메모리 구성요소는 판독 전용 메모리 장치를 포함하는 컴퓨터 시스템.
  39. 제37항에 있어서, 상기 저장 메모리 구성요소는 비휘발성 랜덤 액세스 메모리 장치를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공하는 전기적 에너지원을 더 포함하는 컴퓨터 시스템.
  40. 제36항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드 수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  41. 제36항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  42. 저속 시스템 프로세서상에서 실행하도록 설계된 어플리케이션 프로그램 및 오퍼레이팅 시스템 소프트웨어와 호환가능한 고속 시스템 프로세서를 구비한 퍼스널 컴퓨터 시스템에 있어서, 상기 컴퓨터 시스템의 전기적 구성요소를 지원 및 연결하기 위한 마더보드와; 디지털 데이터를 처리하기 위한 상기 마더보드상에 장착된 고속 마이크로프로세서로서, 실모드 및 보호모드 동작을 갖고, 고속 데이터 버스에 전기적으로 연결된 상기 고속 마이크로프로세서와; 상기 저속 데이터 버스에 전기적으로 연결된 비휘발성 메모리와; 상기 마더 보드에서 정의되며 상기 저속 데이터 버스에 전기적으로 연결된 채널 커넥터를 포함하는 입력/출력 채널과; 상기 고속 데이터 버스와 상기 저속 데이터 버스 사이의 통신(communication)을 제공하기 위한 버스 제어기(bus controller)와; 상기 고속 데이터 버스에 전기적으로 연결된 휘발성 메모리와; 상기 휘발성 메모리와 상기 비휘발성 메모리에 전기적으로 연결되어, 상기 휘발성 메모리, 상기 비휘발성 메모리 및 상기 고속 마이크로프로세서 사이의 통신을 통제하는 메모리 제어기와; 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 DASD로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 DASD와; 상기 채널 커넥터에 장착된 DASD 제어기 카드와; 디지털 데이터를 처리하기 위한 제2마이크로프로세서로서, 상기 DASD 제어기 카드상에 장착되며, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 DASD와의 디지털 데이터 교환을 제어하는 상기 제2마이크로프로세서와; 상기 제어기 카드상에 저장된 제어 프로그램으로서, 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 포함하되, 상기 제2마이크로프로세서는 상기 제어 프로그램을 액세스 및 로딩하고, 상기 제어 프로그램의 제어하에 동작하며, 상기 제어 프로그램은 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하여, 상기 DASD에 상기 제1사전결정된 실린더 수에 관해 질의하고, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하고, 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하고, 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하고, 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하고, 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 컴퓨터 시스템.
  43. 제42항에 있어서, 상기 제어 프로그램을 수신 및 저장하기 위한 저장 메모리 구성요소로서, 상기 DASD 제어기 카드상에 장착되며 상기 마이크로프로세서와 작동적으로 연결되어 상기 마이크로프로세서가 상기 제어 프로그램을 액세스하도록 하는 저장 메모리 구성요소를 더 포함하는 컴퓨터 시스템.
  44. 제43항에 있어서, 상기 저장 메모리 구성요소는 판독전용 메모리 장치를 포함하는 컴퓨터 시스템.
  45. 제43항에 있어서, 상기 저장 메모리 구성요소는 비휘발성 랜덤 액세스 메모리 장치를 포함하고, 상기 컴퓨터 시스템은 상기 비휘발성 랜덤 액세스 메모리와 작동적으로 연결되어 상기 제어 프로그램의 저장을 유지하기 위하여 상기 비휘발성 랜덤 액세스 메모리 장치에 에너지를 제공하는 전기적 에너지원을 더 포함하는 컴퓨터 시스템.
  46. 제42항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 기능하는 상기 제어 프로그램은 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드수로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  47. 제42항에 있어서, 상기 마이크로프로세서 및 상기 DASD와 더불어 동작하는 상기 제어 프로그램은 상기 제2참조 프레임으로 부터의 실린더 번호를 2N으로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하여 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 기능을 수행하는 컴퓨터 시스템.
  48. 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 직접 액세스 저장장치로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 DASD와; 디지털 데이터를 처리하는 마이크로프로세서로서, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 DASD와의 디지털 데이터 교환을 제어하는 상기 마이크로프로세서와; 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 갖는 컴퓨터 시스템의 동작 방법에 있어서, 상기 마이크로프로세서에 의해 상기 제어 프로그램을 액세스 하는 단계와; 상기 제어 프로그램을 로딩하여, 상기 제어 프로그램의 제어하에, 상기 DASD에 상기 제1사전결정된 실린더의 수에 관해 질의하는 단계와, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하는 단계와; 몫이 1024보다 작아질 때까지의 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하는 단계와; 상기 실린더-헤드-섹터 데이터에 대하여, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하는 단계와; 상기 실린더-헤드-섹터 데이터에 대하여, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하는 단계와; 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  49. 제48항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 2N로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  50. 제48항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제2참조 프레임으로 부터의 실린더 번호를 2N로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  51. 제48항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, N값을 질의하므로써 디스크 드라이브 코맨드(a disk drive command)의 발생에 응압하는(responding to issuance) 단계와; 0인 N값과 0보다 큰 N값을 구별하는(distinguishing) 단계와; N값이 0이라는 판정에 응답하여 실린더 및 헤드 어드레스를 변환하지 않고 통과(pass)시키는 단계와; N값이 0보다 크다는 판정에 응답하여, 상기 실린더 어드레스에 2N을 곱하고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나누고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나눈 나머지를 변환된 헤드 어드레스로서 저장하는 단계와; 상기 헤드 어드레스를 상기 제2사전결정된 수로 나눈 결과의 몫과 상기 실린더 어드레스를, 논리적 OR 연산을 수행하므로써 결합하고, 그 결과를 상기 변환된 실린더 어드레스로서 저장하는 단계와; 통과한 상기 실린더 및 헤드 어드레스를 변환된 것으로서 통과시키는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  52. 디지털 데이터를 수신, 저장 및 전송하기 위한 집적 드라이브 전자장치 회전 매체 직접 액세스 저장장치(IDE DASD)로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 IDE DASD와; 디지털 데이터를 처리하는 마이크로프로세서로서, 상기 IDE DASD의 전자장치로 통합되고, 상기 실린더-헤드-섹터 저장 어드레스 데이터를 사용하여 상기 IDE DASD와의 디지털 데이터 교환을 제어하는 상기 마이크로프로세서와; 상기 IDE DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있는 제어 프로그램을 갖는 컴퓨터 시스템의 동작 방법에 있어서, 상기 마이크로프로세서에 의해 상기 제어 프로그램을 액세스 하는 단계와; 상기 제어 프로그램을 로딩하여, 상기 제어 프로그램의 제어하에, 상기 DASD에 상기 제1사전결정된 실린더 수에 관해 질의하는 단계와, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하는 단계와; 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하는 단계와; 상기 IDE DASD 외부에서 사용되는, 상기 실린더-헤드-섹터 데이터에 대한, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하는 단계와; 상기 IDE DASD 내부에서 사용되는, 상기 실린더-헤드-섹터 데이터에 대한, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수인 범위의 헤드를 가지는 제2참조 프레임을 설정하는 단계와; 데이터가 상기 IDE DASD의 전체 저장 용량과 테이터를 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  53. 제52항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 상기 제2사전결정된 헤드수로 나눔으로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  54. 제52항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제2참조 프레임으로 부터의 실린더 번호를 2N로 나누고, 제2참조 프레임으로 부터의 헤드 번호에 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  55. 제52항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 디스크 드라이브 코맨드의 발생에 응답하여 N값을 질의하는 단계와; N값이 0인 경우와 0보다 큰 경우를 구별하는 단계와; N값이 0인 판정에 응답하여 상기 실린더 어드레스 및 헤드 어드레스를 변환하지 않고 통과시키는 단계와; N값이 0보다 크다는 판정에 응답하여, 상기 실린더 어드레스에 2N을 곱하고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나누고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나눈 나머지를 상기 변환된 헤드 어드레스로서 저장하는 단계와, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나눈 결과의 몫과 상기 실린더 어드레스를 논리적 OR 연산을 수행하므로써 결합하고, 그 결과를 상기 변환된 실린더 어드레스로서 저장하는 단계와; 통과한 상기 실린더 및 헤드 어드레스를 변환된 것으로서 통과시키는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  56. 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 직접 액세스 저장장치(IDE DASD)로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터(CHS) 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지털 데이터를 초과하는 상기 장치의 저장 용량을 정의하는 상기 DASD와; 컴퓨터 시스템의 전기적 구성요소를 지원하고 연결하기 위한 마더보드로서, 채널 커넥터를 갖는 입력/출력 채널을 정의하는 상기 마더보드와; 상기 채널 커넥터내에 장착되고 디지털 데이터를 처리하기 위한 마이크로프로세서를 갖되, 상기 마이크로프로세서는 실린더-헤드-섹터를 사용하여 상기 DASD와의 디지털 데이터의 교환을 제어하는 DASD 제어기 카드와; 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있도록 상기 카드상에 저장된 제어 프로그램을 갖는 컴퓨터 시스템의 동작 방법에 있어서, 상기 마이크로프로세서에 의해 상기 제어 프로그램을 액세스 하는 단계와; 상기 제어 프로그램을 로딩하고, 상기 제어 프로그램의 제어하에서, 상기 DASD에 상기 제1사전결정된 실린더 수에 관해 질의하는 단계와, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하는 단계와; 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하는 단계와; 상기 DASD 제어기 카드의 외부에서 사용되는, 상기 실린더-헤드-섹터 데이터에 대한, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하는 단계와; 상기 DASD 제어기 카드와 상기 DASD의 사이에서 사용되는, 상기 실린더-헤드-섹터 데이터에 대한, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수까지 범위의 헤드를 가지는 제2참조 프레임을 설정하는 단계와; 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 저장 어드레스 디지털 데이터를 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  57. 제56항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 2N로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  58. 제56항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제2참조 프레임으로 부터의 실린더 번호를 2N로 나누고, 제2참조 프레임으로 부터의 헤드 번호와 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  59. 제56항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 디스크 드라이브 코맨드의 발생에 응답하여 N값을 질의하는 단계와; N값이 0인 경우와 0보다 큰 경우를 구별하는 단계와; N값이 0인 판정에 응답하여, 실린더 및 헤드 어드레스를 변환하지 않고 통과시키는 단계와; 상기 N값이 0보다 크다는 판정에 응답하여, 상기 실린더 어드레스에 2N을 곱하고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나누고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나눈 결과의 몫과 상기 실린더 어드레스를 논리적 OR를 수행하므로써 결합하고, 그 결과를 변환된 실린더 어드레스로서 저장하는 단계와; 통과된 상기 실린더 및 헤드 어드레스를 변환된 것으로서 통과시키는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  60. 디지털 데이터를 수신, 저장 및 전송하기 위한 회전 매체 직접 액세스 저장장치(IDE DASD)로서, 제1사전결정된 실린더 수와 제2사전결정된 헤드 수를 구비하고, 실린더-헤드-섹터(CHS) 저장 어드레스 데이터를 사용하여 정의되는 디지털 데이터의 위치를 가지되, 상기 각 실린더는 제3사전결정된 수의 섹터로 분할되고, 상기 헤드는 상기 실린더의 상기 섹터와 디지털 데이터를 교환하며, 상기 실린더, 상기 헤드 및 상기 섹터는 함께 528,482,304 바이트의 디지탈 데이터를 초과하는 DASD의 저장용량을 정의하는 상기 DASD와; 컴퓨터 시스템의 전기적 구성요소를 지원하고 연결하기 위한 마더보드로서, 디지털 데이터를 처리하기 위한 시스템 마이크로프로세서를 갖되, 상기 마이크로프로세서는 실린더-헤드-섹터 데이터를 사용하여 상기 DASD와의 디지털 데이터의 교환을 제어하는 마더보드와; 상기 DASD로/로 부터의 디지털 데이터의 흐름을 제어하기 위하여 상기 마이크로프로세서에 의해 액세스될 수 있도록 상기 마더보드상에 저장된 제어 프로그램을 갖는 컴퓨터 시스템의 동작 방법에 있어서, 상기 마이크로프로세서에 의해 상기 제어 프로그램을 액세스 하는 단계와; 상기 제어 프로그램을 로딩하고, 상기 제어 프로그램의 제어하에서, 상기 DASD에 상기 제1사전결정된 실린더 수에 관해 질의하는 단계와, 상기 제1사전결정된 실린더의 수가 1024를 초과하는지의 여부를 판정하는 단계와; 몫이 1024보다 작아질 때까지 상기 제1사전결정된 수를 반복하여 2로 나누고, 이러한 나눗셈의 반복 횟수(N)를 등록하는 단계와; 상기 DASD의 외부에서 사용되는, 상기 실린더-헤드-섹터 데이터에 대한, 최대 1024인 범위의 실린더와 최대 256인 범위의 헤드를 가지는 제1참조 프레임을 설정하는 단계와; 상기 DASD의 내부에서 사용되는, 상기 실린더-헤드-섹터 데이터에 대한, 1024보다 큰 범위의 실린더와 최대 상기 제2사전결정된 수까지 범위의 헤드를 가지는 제2참조 프레임을 설정하는 단계와; 데이터가 상기 DASD의 전체 저장 용량과 교환될 수 있도록 상기 제1참조 프레임과 제2참조 프레임 사이에 교환되는 실린더-헤드-섹터 저장 어드레스 디지털 데이터를, 상기 제1사전결정된 수를 2로 나누는 반복 횟수(N)를 사용하여 변환하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  61. 제60항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제1참조 프레임으로 부터의 실린더 번호에 2N을 곱하고, 상기 제1참조 프레임으로 부터의 헤드 번호를 2N으로 나누므로써, 상기 제2참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  62. 제60항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 상기 제2참조 프레임으로 부터의 실린더 번호를 2N로 나누고, 제2참조 프레임으로 부터의 헤드 번호와 2N을 곱하므로써, 상기 제1참조 프레임의 실린더 번호 및 헤드 번호를 도출하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
  63. 제60항에 있어서, 상기 실린더-헤드-섹터 저장 어드레스 디지털 데이터를 변환하는 단계는, 디스크 드라이브 코맨드의 발생에 응답하여 N값을 질의하는 단계와; N값이 0인 경우와 0보다 큰 경우를 구별하는 단계와; N값이 0인 판정에 응답하여, 실린더 및 헤드 어드레스를 변환하지 않고 통과시키는 단계와; 상기 N값이 0보다 크다는 판정에 응답하여, 상기 실린더 어드레스에 2N을 곱하고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나누고, 상기 헤드 어드레스를 상기 제2사전결정된 수로 나눈 결과의 몫과 상기 실린더 어드레스를 논리적 OR를 수행하므로써 결합하고, 그 결과를 변환된 실린더 어드레스로서 저장하는 단계를 포함하는 컴퓨터 시스템 동작 방법.
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