KR0146195B1 - 서지 전압에 대한 전력 손실 최소화 회로 - Google Patents

서지 전압에 대한 전력 손실 최소화 회로

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KR0146195B1
KR0146195B1 KR1019950030119A KR19950030119A KR0146195B1 KR 0146195 B1 KR0146195 B1 KR 0146195B1 KR 1019950030119 A KR1019950030119 A KR 1019950030119A KR 19950030119 A KR19950030119 A KR 19950030119A KR 0146195 B1 KR0146195 B1 KR 0146195B1
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Abstract

본 발명은 서지 전압에 대한 전력 손실 최소화 회로에 관한 것으로, 전원 전압(Vs)의 서지 전압에 대해 회로를 보호하는 기능을 갖는 서지 전압 보호부(10)와, 입력 신호(Input Signal)에 따라서 온, 오프 구동 신호를 발생시키는 메인 컨트롤부(20)와, 상기 입력 신호(Input Signal)에 관계없이 온(on)-신호를 발생시켜 출력하는 출력 온-신호 발생부(40)와, 상기 메인 컨트롤부(20)와 출력 온-신호 발생부(40)로부터 출력되는 신호에 의해서 부하코일(L1)을 제어하고 코일에 유기되는 역기전력에 대한 전류 패스를 제공하는 출력부(30)로 구성되었으며, 저전압 공정을 적용한 집적 회로에서 발생 가능한 전원의 서지(surge)전압에 대한 집적 회로의 전력 손실을 낮게 하여 패키지(package)의 보완없이 회로를 보호할 수 있도록 설계된 서지 전압에 대한 전력 손실 최소화 회로에 관한 것이다.

Description

서지 전압에 대한 전력 손실 최소화 회로
제1도는 종래의 서지 전압 보호 회로의 블록도이고,
제2도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 블록도이고,
제3도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 상세 회로도이고,
제4도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로에서 출력 트랜지스터가 오프(off) 되었을 때의 시뮬레이션 결과를 나타낸 파형도이고,
제5도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로에서 출력 트랜지스터가 온(on) 되었을 때의 시뮬레이션 결과를 나타낸 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
Q1,Q16 : npn형 파워 트랜지스터 137,139 : 제너 다이오드(ZD29V)
R8 : 40K R21, R26 : 2K
R30 : 30K R31, R35 : 15K
본 발명은 서지 전압에 대한 전력 손실 최소화 회로에 관한 것으로서, 더 상세히 말하자면 저전압 공정을 적용한 집적 회로에서 발생 가능한 전원의 서지(surge) 전압에 대한 집적 회로의 전력 손실을 낮게 하여 패키지(package)의 보완없이 회로를 보호할 수 있도록 설계된 서지 전압에 대한 전력 손실 최소화 회로에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 서지 전압 보호 회로에 대하여 설명하기로 한다.
제1도는 종래의 서지 전압 보호 회로의 블록도이다.
제1도에 도시되어 있듯이, 종래의 서지 전압 보호 회로의 구성은,
전원 전압(Vs)의 서지 전압에 대해 회로를 보호하는 기능을 갖는 서지 전압 보호부(10)와;
입력 신호(Input Siganal)에 따라서 온, 오프 구동 신호를 발생시키는 메인 컨트롤부(20)와;
상기 메인 컨트롤부(20)로부터 출력되는 구동 신호에 의해서 부하 코일(L1)을 제어하고 코일에 유기되는 역기전력에 대한 전류패스(current path)를 제공하는 출력부(30)로 이루어져 있다.
상기한 서지 전압 보호부(10)의 구성은,
전원 전압(Vs)에 의해 발생되는 전류의 흐름을 제한하는 외부 저항(R1)과;
상기 저항(R1)과 직렬로 연결되어 일정 전압(제너 전압) 이하만을 통과시키는 제너-다이오드(ZDI)로 이루어져 있다.
상기한 출력부(30)의 구성은,
상기 부하 코일(L1)의 한쪽 단자에 컬렉터 단자가 연결되고 상기 메인 컨트롤부(20)의 출력 신호를 베이스 입력으로 받아, 베이스 입력에 따라 온, 오프되는 출력 트랜지스터(Q1)와;
상기 출력 트랜지스터(Q1)의 컬렉터와 베이스 단자 양단에 연결되어 일정 전압 이하만을 통과시키는 제너-다이오드(ZD2)로 이루어져 있다.
이와 같은 종래의 서지 전압 보호 회로에서, 전원단(Vs)의 서지 전압에 대한 회로의 전력 손실(Pd)을 수식으로 표현하면 다음과 같다.
[Vz1 : 제너-다이오드(ZD1) 양단에 인가되는 전압,
Vz3 : 트랜지스터(Q1)의 컬렉터-에미
터간 전압,
( ※ Vz3 = Vz2 + VBE(Q1))
Vz2 : 제너-다이오드(ZD2) 양단에 인가되는 전압,
VBE (Q1): 트랜지스터(Q1)의 베이스-에미터간 전압,
R1 : 외부 저항, R2 : 부하 코일(L1)의 저항]
따라서 종래의 서지 전압 보호 회로는 상기 제(1)식에서 나타나 있는 것처럼, 제너-다이오드(ZD1,ZD2)의 전압이 낮은 저전압 공정을 적용한 회로일수록 전력 손실은 높아지게 되고 이에 따라 패키지(package)에 대한 보완이 필요하게 되는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 저전압 공정을 적용한 집적 회로에서 발생 가능한 전원의 서지전합에 대한 집적 회로의 전력 손실을 낮게 하여 패키지의 보완없이 회로를 보호할 수 있도록 설계된 서지 전압에 대한 전력 손실 최소화 회로를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은,
전원 전압의 서지 전압에 대해 회로를 보호하는 기능을 갖는 서지 전압보호부와;
입력 신호에 따라서 온, 오프 구동 신호를 발생시키는 메인 컨트롤부와;
상기 입력 신호에 관계없이 온(on)-신호를 발생시켜 출력하는 출력 온-신호 발생부와;
상기 메인 컨트롤부와 출력 온-신호 발생부로부터 출력되는 신호에 의해서 부하 코일을 제어하고 코일에 유기되는 역기전력에 대한 전류 패스를 제공하는 출력부로 이루어져 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 블록도이고,
제3도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 상세 회로도이다.
제2도에 도시되어 있듯이, 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 구성은,
전원 전압(Vs)의 서지 전압에 대해 회로를 보호하는 기능을 갖는 서지 전압 보호부(10)와;
입력 신호(Input Signal)에 따라서 온, 오프 구동 신호를 발생시키는 메인 컨트롤부(20)와;
상기 입력 신호(Input Signal)에 관계없이 온(on)-신호를 발생시켜 출력하는 출력 온-신호 발생부(40)와;
상기 메인 컨트롤부(20)와 출력 온-신호 발생부(40)로부터 출력되는 신호에 의해서 부하 코일(L1)을 제어하고 코일에 유기되는 역기전력에 대한 전류패스를 제공하는 출력부(30)로 이루어져 있다.
제3도에 도시되어 있듯이, 상기한 서지 전압 보호부(10)의 구성은,
전원 전압단에 일측 단자가 연결되어, 전원 전압(Vs)에 의해 발생되는 전류의 흐름을 제한하는 외부 저항(R1)과;
상기 외부 저항(R1)의 타측 단자에 컬렉터 단자가 연결되고, 접지단(GND)에 에미터 단자가 연결된 파워 트랜지스터(Q16)와;
상기 파워 트랜지스터(Q16)의 컬렉터 단자에 컬렉터 단자가 연결되고, 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q20)와;
상기 트랜지스터(Q20)의 컬렉터 단자에 캐소드가 연결되는 제너-다이오드(137)와;
상기 제너-다이오드(137)의 애노드에 컬렉터와 베이스 단자가 연결되고, 상기 트랜지스터(Q20)의 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q14)로 이루어져 있다.
상기한 메인 컨트롤부(20)의 구성은,
전원단에 공통 에미터 단자로 연결되고, 공통 베이스 단자로 연결되어 전류미러를 구성하는 트랜지스터(Q4∼Q7)와;
상기 트랜지스터(Q7)의 베이스 단자에 에미터 단자가 연결되고, 켤렉터 단자에 베이스 단자가 연결되며 접지단에 컬렉터 단자가 연결된 트랜지스터(Q9)와;
상기 트랜지스터(Q6)의 컬렉터 단자에 베이스 단자가 연결되어 입력신호(Input Signal)를 베이스 입력으로 받고, 상기 트랜지스터(Q5)와 공통 컬렉터 단자로 연결되며, 접지단에 에미터 단자가 연결되는 트랜지스터(Q12)와;
상기 트랜지스터(Q4)와 공통 컬렉터 단자로 연결되고, 상기 트랜지스터(Q12)의 컬렉터 단자에 베이스 단자가 연결되며, 접지단에 에미터 단자가 연결되는 트랜지스터(Q11)와;
상기 트랜지스터(Q11)의 컬렉터 단자에 베이스 단자가 연결되는 트랜지스터(Q22)와;
상기 트랜지스터(Q7)의 컬렉터 단자와 접지단에 연결되는 저항(R8)과;
상기 트랜지스터(Q22)의 에미터 단자와 접지단에 연결되는 저항(R21)으로 이루어져 있다.
상기한 출력 온-신호 발생부(40)의 구성은,
상기 트랜지스터(Q20)의 에미터 단자와 접지단에 연결되는 저항(R26)과;
상기 트랜지스터(Q20)의 베이스 단자와 접지단에 연결되는 분압 저항(R30,R31)과;
상기 분압 저항(R30,R31)의 접속점에 베이스 단자가 연결되고, 접지단에 에미터 단자가 연결되며, 상기 트랜지스터(Q5)와 공통 컬렉터 단자로 연결된 트랜지스터(Q29)로 이루어져 있다.
상기한 출력부(30)의 구성은,
전원단에 연결된 부하 코일(L1)의 타측 단자에 컬렉터 단자가 연결되고, 접지단(GND)에 에미터 단자가 연결되며, 상기 트랜지스터(Q22)의 에미터 단자에 베이스 단자가 연결된 파워 트랜지스터(Q1)와;
상기 파워 트랜지스터(Q1)의 컬렉터 단자에 컬렉터 단자가 연결되고, 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q44)와;
상기 트랜지스터(Q44)의 컬렉터 단자에 캐소드가 연결되는 제너-다이오드(139)와;
상기 제너-다이오드(139)의 애노드에 컬렉터와 베이스 단자가 연결되고, 상기 트랜지스터(Q44)의 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q33)와;
상기 트랜지스터(Q33)의 에미터 단자와 상기 트랜지스터(Q1)의 베이스 단자에 연결된 저항(R35)으로 이루어져 있다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 동작은 다음과 같다.
본 발명에서 제안하는 서지 전압에 대한 전력 손실 최소화 회로는, 제2도에 도시되어 있는 바와 같이 서지 전압에 대해서 메인 컨트롤부(20)의 동작에 관계없이, 출력 온-신호 발생부(40)로부터 출력되는 신호를 입력받아 출력부(30)의 출력 트랜지스터(Q1)를 무조건 온시킴으로써, 전력 손실을 줄일 수 있게 된다.
상기한 서지 전압에 대한 전력 손실 최소화 회로에서, 전원단(Vs)의 서지전압에 대한 회로의 전력 손실(Pd)을 수식으로 표현하면 다음과 같다.
[Vce(sat) : 출력 트랜지스터(Q1)의 컬렉터-에미터간 포화 전압]
즉, 종래의 서지 전압 보호 회로에서의 전력 손실과 비교해 보면, 상기 제(2)식의 두번째 항의 값이 작아짐으로 출력단의 전력 손실 값을 낮출 수 있다.
제3도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 상세 회로도로서, 전압(Vcc)이 블록(ZD1)에 인가되는 전압(VBEQ16+VBEQ20+VBEQ14+VZD29V)이상이 되면 상기 출력 온-신호 발생부(40)의 트랜지스터(Q29)가 온되어 출력부(30)의 출력 트랜지스터(Q1)를 온시켜 출력노드(out1)의 전압이 트랜지스터(Q1)의 컬렉터-에미터간 포화전압(Vce(sat)=VBEQ1+VCEQ22)으로 된다. 그러므로 앞에서 설명한 것처럼, 상기 제(2)식의 두 번째 항의 값이 작아짐으로 전체 회로의 전력 손실 값을 낮출 수 있다.
다음으로, 제4도는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로에서 출력 트랜지스터(Q1)가 오프(off) 되었을 때의 시뮬레이션 결과를 나타낸 파형도로서, 일정한 전원(Vs)이 인가 되었을 때(PANEL1) 출력단(out1)에 나타나는 전압의 크기(PANEL2)와 전력 손실 값(PANEL3)을 보여주고 있다. 시뮬레이션 결과 파형도에서 나타난 것처럼, 출력 트랜지스터(Q1)가 오프되었을 때 상대적으로 큰 전력이 손실되고 있다.
그러나, 출력 트랜지스터(Q1)가 온되었을 때 손실되는 전력의 크기가 작아짐을 제5도에 도시된 파형도를 통해서 알 수 있다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 서지 전압에 대한 전력 손실 최소화 회로의 효과는 저전압 공정을 적용한 집적 회로에서 발생 가능한 전원의 서지 전압에 대한 집적 회로의 전력 손실을 낮게 하여 패키지의 보완없이 회로를 보호할 수 있도록 한 것이다.

Claims (5)

  1. 전원 전압(Vs)의 서지 전압에 대해 회로를 보호하는 기능을 갖는 서지 전압 보호부(10)와; 입력 신호(Input Signal)에 따라서 온, 오프 구동 신호를 발생시키는 메인 컨트롤부(20)와; 상기 입력 신호(Input Signal)에 관계없이 온(on)-신호를 발생시켜 출력하는 출력 온-신호 발생부(40)와; 상기 메인 컨트롤부(20)와 출력 온-신호 발생부(40)로부터 출력되는 신호에 의해서 부하 코일(L1)을 제어하고 코일에 유기되는 역기전력에 대한 전류패스를 제공하는 출력부(30)를 포함하여 이루어져 있는 것을 특징으로 하는 서지 전압에 대한 전력 손실 최소화 회로.
  2. 제1항에 있어서, 상기한 서지 전압 보호부(10)는 전원 전압단에 일측 단자가 연결되어, 전원 전압(Vs)에 의해 발생되는 전류의 흐름을 제한하는 외부 저항(R1)과; 상기 외부저항(R1)의 타측 단자에 컬렉터 단자가 연결되고, 접지단(GND)에 에미터 단자가 연결된 파워 트랜지스터(Q16)와; 상기 파워 트랜지스터(Q16)의 컬렉터 단자에 컬렉터 단자가 연결되고, 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q20)와; 상기 트랜지스터(Q20)의 컬렉터 단자에 캐소드가 연결되는 제너-다이오드(137)와; 상기 제너-다이오드(137)의 애노드에 컬렉터와 베이스 단자가 연결되고, 상기 트랜지스터(Q20)의 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q14)를 포함하여 이루어져 있는 것을 특징으로 하는 서지 전압에 대한 전력 손실 최소화 회로.
  3. 제1항에 있어서, 상기한 메인 컨트롤부(20)는, 전원단에 공통 에미터 단자로 연결되고, 공통 베이스 단자로 연결되어 전류미러를 구성하는 트랜지스터(Q4∼Q7)와; 상기 트랜지스터(Q7)의 베이스 단자에 에미터 단자가 연결되고, 컬렉터 단자에 베이스 단자가 연결되며 접지단에 컬렉터 단자가 연결된 트랜지스터(Q9)와; 상기 트랜지스터(Q6)의 컬렉터 단자에 베이스 단자가 연결되어 입력 신호(Input Signal)를 베이스 입력으로 받고, 상기 트랜지스터(Q5)와 공통 컬렉터 단자로 연결되며, 접지단에 에미터 단자가 연결되는 트랜지스터(Q12)와; 상기 트랜지스터(Q4)와 공통 컬렉터 단자로 연결되고, 상기 트랜지스터(Q12)의 컬렉터 단자에 베이스 단자가 연결되며, 접지단에 에미터 단자가 연결되는 트랜지스터(Q11)와; 상기 트랜지스터(Q11)의 컬렉터 단자에 베이스 단자가 연결되는 트랜지스터(Q22)와;상기 트랜지스터(Q7)의 컬렉터 단자와 접지단에 연결되는 저항(R8)과; 상기 트랜지스터(Q22)의 에미터 단자와 접지단에 연결되는 저항(R21)을 포함하여 이루어져 있는 것을 특징으로 하는 서지 전압에 대한 전력 손실 최소화 회로.
  4. 제1항에 있어서, 상기한 출력 온-신호 발생부(40)는, 상기 트랜지스터(Q20)의 에미터 단자와 접지단에 연결되는 저항(R26)과; 상기 트랜지스터(Q20)의 베이스 단자와 접지단에 연결되는 분압 저항(R30,R31)과; 상기 분압 저항(R30,R31)의 접속점에 베이스 단자가 연결되고, 접지단에 에미터 단자가 연결되며, 상기 트랜지스터(Q5)와 공통 컬렉터 단자로 연결된 트랜지스터(Q29)를 포함하여 이루어져 있는 것을 특징으로 하는 서지 전압에 대한 전력 손실 최소화 회로.
  5. 제1항에 있어서, 상기한 출력부(30)는, 전원단에 연결된 부하 코일(L1)의 타측 단자에 컬렉터 단자가 연결되고, 접지단(GND)에 에미터 단자가 연결되며, 상기 트랜지스터(Q22)의 에미터 단자에 베이스 단자가 연결된 파워 트랜지스터(Q1)와; 상기 파워 트랜지스터(Q1)의 컬렉터 단자에 컬렉터 단자가 연결되고, 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q44)와; 상기 트랜지스터(Q44)의 컬렉터 단자에 캐소드가 연결되는 제너-다이오드(139)와; 상기 제너-다이오드(139)의 애노드에 컬렉터와 베이스 단자가 연결되고, 상기 트랜지스터(Q44)의 베이스 단자에 에미터 단자가 연결된 트랜지스터(Q33)와; 상기 트랜지스터(Q33)의 에미터 단자와 상기 트랜지스터(Q1)의 베이스 단자에 연결된 저항(R35)을 포함하여 이루어져 있는 것을 특징으로 하는 서지 전압에 대한 전력 손실 최소화 회로.
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