KR0143028B1 - Sense amp circuit - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 데이타비트를 감지증폭하는 센스앰프회로에 관한 거시다.The present invention relates to a sense amplifier circuit for sensing and amplifying data bits.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래에는 배리어 트랜지통과한 전압을 엔형센스앰프의 제어전압으로 사용하다보니 낮은 전원전압상태에서 오동작이 빈번히 발생하였다. 본 발명에서는 센스앰프에서 발생하는 오동작을 방지하면서 고속을 감지동작을 수행하는 센스앰프를 구현하고자 한다.Conventionally, since the voltage passed through the barrier transition is used as the control voltage of the N-type sense amplifier, malfunction occurs frequently at a low power supply voltage. The present invention is to implement a sense amplifier for performing a high-speed sensing operation while preventing a malfunction occurring in the sense amplifier.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
배리어 트랜지스터를 통과하기전의 비트라인쌍에 인가된 높은 전압을 엔형센스앰프의 제어전압으로 사용하므로서 오동작이 방지되면서 고속으로 정확하게 감지증폭동작을 수행하는 센스앰프가 구현되다.By using the high voltage applied to the pair of bit lines before passing through the barrier transistor as a control voltage of the N-type sense amplifier, a sense amplifier is implemented to perform the sense amplifier operation at high speed and accurately while preventing malfunction.
4. 발명의 중요한 용도4. Important uses of the invention
낮은 전원전압에서 오동작이 줄어들고 고속으로 정확하게 감지증폭동작을 수행하는 센스앰프가 제공되므로서, 고속동작하는 고집적 다이나믹 랜덤 액세스 메모리의 전반적인 신뢰성을 높이게 된다.A sense amplifier is provided that reduces malfunctions at low supply voltages and performs accurate sense amplification at high speeds, thereby increasing the overall reliability of high-speed, highly integrated dynamic random access memories.
Description
제1도는 종래의 사용된 센스앰프를 보여주는 회로도1 is a circuit diagram showing a conventionally used sense amplifier.
제2도는 본 발명에 의한 센스앰프를 보여주는 회로도2 is a circuit diagram showing a sense amplifier according to the present invention
제3도는 제2도의 리드동작 타이밍도3 is a timing diagram of the read operation of FIG.
본 발명은 비트라인으로 출력되는 메모리셀의 데이타비트를 감지증폭하는 센스앰프회로에 관한 것으로, 특히 배리어 트랜지스터를 통과하기전의 비트라인전압을 엔형센스앰프의 제어전압으로 사용하는 센스앰프회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier circuit for sensing and amplifying data bits of a memory cell output as a bit line, and more particularly, to a sense amplifier circuit using a bit line voltage before passing through a barrier transistor as a control voltage of an N-type sense amplifier. .
반도체 메모리장치가 점차 고집적화됨에 따라 회로를 동작하는 전원전압이 낮아지게 되었다. 낮아진 전원전압으로 인하여 센싱마진 (sensing margin)이 부족하게 되었고, 그에 따라 오동작이 일어날 확률이 높아지고 있다. 이러한 오동작을 줄이는 문제와 메모리셀에 저장된 데이타비트를 고속으로 처리하는 문제는 고밀도 반도체 메모리가 해결하여야 할 과제들이다. 이러한 과제들을 해결하기 위한 소자들 및 회로들에 대한 연구가 빠르게 진행되고 있는데, 그중에서도 메모리셀에 저장된 데이타비트를 고속으로 정확하게 감지증폭하는 센스엠프회로에 관련된 연구가 활발히 진행되고 있는 추세이다.As semiconductor memory devices are increasingly integrated, power supply voltages for operating circuits are lowered. Due to the lower power supply voltage, the sensing margin is insufficient, thereby increasing the probability of malfunction. The problem of reducing such a malfunction and the problem of processing data bits stored in a memory cell at high speed are problems to be solved by a high density semiconductor memory. In order to solve these problems, researches on devices and circuits are rapidly progressing. Among them, researches on sense amplifier circuits that sense and amplify data bits stored in memory cells at high speed are being actively conducted.
제1도는 종래의 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory)에 있는 센스앰프, 등화회로 및 메모리셀을 보여주는 개략적 회로도이다.1 is a schematic circuit diagram showing a sense amplifier, an equalization circuit and a memory cell in a conventional dynamic random access memory.
제1도를 참조하면, 비트라인쌍 BL, BL사이에 연결된 등화회로(2)와 메모리셀(4)과 피형센스앰프(6)와 배리어 트랜지스터들(28, 30) 및 엔형센스앰프(8)로 구성된다. 등화회로(2)는 비트라인쌍사이에 접속된 엔채널트랜지스터(16)와 비트라인쌍사이에 채널들이 직렬연결된 엔채널 트랜지스터들(12)와 (14)로 구성된다. 각 엔채널 트랜지스터들(12)∼(16)의 게이트에 등화신호ΦEQ가 공통으로 접속되고, 채널들이 직렬연결된 엔채널트랜지스터들(12, 14)사이의 노드(13)에 프리차아지(precharge)전압 VBL이 연결된다 메모리셀(4)는 전형적인 다이나믹램(DRAM)에 있는 메모리셀을 나타내는 것으로 1트랜지스터(18)와 1커패시터(20)의 구조이다. 피형센스앰프(6)는 제1노드(38) 및 제2노드(40)사이에 채널들이 직렬연결된 피채널 트랜지스터들(22, 24)로 구성된다. 피채널 트랜지스터들(22, 24)사이의 노드(23)에 제1활성화신호 L1에 의해 제어되는 피채널 트랜지스터(26)의 드레인이 연결되고, 상기 피채널 트랜지스터(26)의 소오스에는 전원전압 Vcc가 연결된다. 피채널 트랜지스터(22)의 게이트는 제2노드(40)에 연결되고 피채널 트랜지스터(24)의 게이트는 제1노드(38)에 연결된다. 비트라인 BL상에 형성된 배리어 트랜지스터(28)는 이 트랜지스터(28)의 채널일단이 제1노드(38)에 연결되고 그 타단이 제2노드(42)에 연결되며, 비트라인상에 형성된 배리어 트랜지스터(30)는 이 트랜지스터(30)의 채널일단이 제2노드(40)에 연결되고 그 타단이 제4노드(44)에 연결된다. 상기 배리어 트랜지스터들(28, 30)의 게이트는 전송제어신호 L3가 제어전압으로 입력된다. 엔형센스앰프(8)는 제3노드(42)와 제4노드(44)사이에 채널들이 직렬연결된 엔채널 트랜지스터들(32, 34)로 구성된다. 엔채널 트랜지스터들(32, 34)사이의 노드(33)에 제2활성화신호 L2에 의해 제어되는 엔채널 트랜지스터(36)의 드레인이 연결되고, 상기 엔채널 트랜지스터(36)의 소오스에는 접지전압 Vss가 연결된다. 엔채널 트랜지스터(32)의 게이트는 제4노드(44)에 연결되고 엔채널 트랜지스터(34)의 게이트는 제3노드(42)에 연결된다.Referring to FIG. 1, an equalization circuit 2 connected between a bit line pair BL and BL, a memory cell 4, a type sense amplifier 6, barrier transistors 28, 30, and an n type sense amplifier 8 are connected. It consists of. The equalization circuit 2 is composed of an n-channel transistor 16 connected between bit line pairs and n-channel transistors 12 and 14 with channels connected in series between the bit line pairs. The equalization signal? EQ is commonly connected to the gates of each of the N-channel transistors 12 to 16, and precharges to the node 13 between the N-channel transistors 12 and 14 in which the channels are connected in series. The voltage VBL is connected. The memory cell 4 represents a memory cell in a typical dynamic RAM (DRAM) and has a structure of one transistor 18 and one capacitor 20. The type sense amplifier 6 includes channeled transistors 22 and 24 having channels connected in series between the first node 38 and the second node 40. A drain of the channel transistor 26 controlled by the first activation signal L1 is connected to a node 23 between the channel transistors 22 and 24, and a source voltage Vcc is connected to a source of the channel transistor 26. Is connected. The gate of the channelized transistor 22 is connected to the second node 40 and the gate of the channeled transistor 24 is connected to the first node 38. In the barrier transistor 28 formed on the bit line BL, one end of the channel of the transistor 28 is connected to the first node 38 and the other end thereof is connected to the second node 42. In the barrier transistor 30 formed thereon, one end of a channel of the transistor 30 is connected to the second node 40 and the other end thereof is connected to the fourth node 44. The gate of the barrier transistors 28 and 30 is inputted with the transfer control signal L3 as the control voltage. The n-type sense amplifier 8 includes n-channel transistors 32 and 34 having channels connected in series between the third node 42 and the fourth node 44. A drain of the N-channel transistor 36 controlled by the second activation signal L2 is connected to the node 33 between the N-channel transistors 32 and 34, and the ground voltage Vss is connected to the source of the N-channel transistor 36. Is connected. The gate of the N-channel transistor 32 is connected to the fourth node 44, and the gate of the N-channel transistor 34 is connected to the third node 42.
제1도를 참조해서 종래기술에 의한 센스앰프회로의 동작을 설명한다.An operation of the sense amplifier circuit according to the prior art will be described with reference to FIG.
지금 제1노드(38)와 제2노드(40) 사이의 전압차를 △VBL1이라 하고, 제3노드(42)와 제4노드(44)사이의 전압차를 △VBL2라 가정한다. 로우 어드레스 스트로부(Row Address Strobe ; 이하라고 표기함)신호가 '로우'로 가기전 즉, 활성화되기전의 대기상태에서 한쌍의 비트라인 BL,은 등화회로(2)의 동작에 의해레벨의 동일한 전압으로 프리차아지되어 있다.Assume that the voltage difference between the first node 38 and the second node 40 is ΔVBL1 and the voltage difference between the third node 42 and the fourth node 44 is ΔVBL2. Row Address Strobe Signal A pair of bit lines BL, in the wait state before the signal goes low, By the operation of the equalizing circuit 2 Precharged to the same voltage at the level.
신호가 활성화되면 등화회로(2)의 동작은 중단되고 그후, 워드라인 WL에 부우스트(boost)된 전압이 공급된다. 메모리셀(4)을 구성하는 액세스 트렌지스터(18)가 상시 부우스트된 전압을 공급받아 도통되면 메모리셀(4)내에 있는 스토리지 커패시터(20)에 저장된 데이타비트가 비트라인 BL로 전달된다. 메모리셀(4)에 저장된 상기 데이타비트의 상태가 '하이'일경우, 메모리셀(4)을 구성하는 상기 커패시터(20)의 커패시턴스 CS와 비트라인 BL에 발생하는 기생커패시턴스 CBL사이의 차아지셰어링으로 비트라인 BL의 전압은이되고 비트라인의 전압은 상기 프리차아지전압과 같다. 여기서 α는 CS와 CBL의 비에 이해 정해지는 값을 수백밀리볼트의 전압값을 갖는다. When the signal is activated, the operation of the equalization circuit 2 is stopped, and then a boosted voltage is supplied to the word line WL. When the access transistor 18 constituting the memory cell 4 is constantly supplied with a boosted voltage, data bits stored in the storage capacitor 20 in the memory cell 4 are transferred to the bit line BL. When the state of the data bit stored in the memory cell 4 is 'high', the difference between the capacitance C S of the capacitor 20 constituting the memory cell 4 and the parasitic capacitance C BL occurring in the bit line BL. With azimuth sharing, the voltage on the bitline BL Become bitline The voltage of the precharge voltage Same as Α has a voltage value of several hundred millivolts that is determined by the ratio of C S and C BL .
종래기술에서 활성화시 배리어 트랜지스터들(28, 30)의 게이트들에 인가되는 전송제어신호 L3는 높은 전원전압, 예컨대 5볼트와 같은 높은 전원전압이다. 따라서 상기 배리어 트랜지스터들(28, 30)의 드레시홀드전압을 Vt라고 할때 상기 배리어 트랜지스터(28)의 게이트와 소오스간 전압는 항상 드레시홀드전압보다 크므로 상기 비트라인 BL 및상의 전압와는 상기 배리어 트랜지스터들(28, 30)을 통하여 제3 및 제4노드(42,44)로 전달된단, 그러므로 제3노드(42)와 제4노드(44)간의 전압차 △VBL2는 상기 비트라인 BL 과간의 전압차 △VBL1과 동일한 α값을 갖게 된다. 상기 전압차 α는 제2활성화신호 L2에 의해 활성화되는 엔형센스앰프(8)에 의해 감지되고, 결국 비트라인은 엔채널 트랜지스터들(34, 36)을 통한 불균등한 방전으로 접지전압의 상태로 간다. 그후 제1활성화신호 L1에 의해 활성화되는 피형센스엠프(6)은 피채널 트랜지스터들(22, 26)의 도통에 의한 불균등한 전압공급작동으로 비트라인 BL을 전원전압상태로 가게 한다.In the prior art, the transmission control signal L3 applied to the gates of the barrier transistors 28 and 30 when activated is a high power supply voltage, for example, a high power supply voltage such as 5 volts. Therefore, when the threshold voltage of the barrier transistors 28 and 30 is Vt, the gate-to-source voltage of the barrier transistor 28 is measured. Is always greater than the threshold voltage, so that the bit lines BL and Phase Wow Is transferred to the third and fourth nodes 42 and 44 through the barrier transistors 28 and 30, so that the voltage difference ΔVBL2 between the third node 42 and the fourth node 44 is the bit line. BL and It has the same value of α as the voltage difference ΔVBL1. The voltage difference α is sensed by the n-type sense amplifier 8 activated by the second activation signal L2, resulting in a bit line. Goes to the state of the ground voltage with an uneven discharge through the N-channel transistors 34 and 36. The type sense amplifier 6, which is then activated by the first activation signal L1, brings the bit line BL to a power supply voltage by an uneven voltage supply operation caused by the conduction of the channel transistors 22 and 26.
상기와 같이 배리어 트랜지스터들(28, 30)의 게이트들이 상기와 같은 높은 전원전압 Vcc를 가지는 전송제어신호 L3에 의해 제어되고, 상기 배리어 트랜지스터들(28. 30)의 양측에 피형센스앰프(6)와 엔형센스앰프(8)를 사용하는 다이나믹 랜덤 액세스 메모리에서 상기 비트라인 BL과간의 차전압 α가 모두 상기 배리어 트랜지스터들(28, 30)을 통하여 상기 제3노드 및 제4노드(42, 44)간의 차전압으로 전달이 될때는 상기 엔형센스앰프(8)의 감지동작에는 문제는 발생하지 않는다.As described above, the gates of the barrier transistors 28 and 30 are controlled by the transmission control signal L3 having the high power supply voltage Vcc as described above, and the type sense amplifier 6 is provided on both sides of the barrier transistors 28 and 30. And the bit line BL in a dynamic random access memory using an n-type sense amplifier 8. When the difference voltage α is transmitted to the difference voltage between the third node and the fourth node 42 and 44 through the barrier transistors 28 and 30, there is a problem in the sensing operation of the N-type sense amplifier 8. Does not occur.
그러나 낮은 전원전압 예컨대 3.3볼트이하의 전원전압을 사용하여야 하는 고밀도 다이나믹 랜덤 액세스 메모리에서는 전술한 바와 같은 구성을 가지는 센스앰프는 센싱마진을 감소하는 문제점을 갖는다. 즉, 비트라인 BL상의 상기 전압가 배리어 트랜지스터(28)을 통하여 제3노드(42)로 전달되기 위하여 하기의 조건식을 만족하지 않으면 안된다.However, in the high-density dynamic random access memory that needs to use a low power supply voltage, for example, a power supply voltage of 3.3 volts or less, the sense amplifier having the above-described configuration has a problem of reducing the sensing margin. That is, the voltage on the bit line BL In order to be transferred to the third node 42 through the barrier transistor 28, the following conditional expression must be satisfied.
상기 식에서 알수 있는 바와 같이, 낮은 전원전압 Vcc가 사용되는 경우, 전원전압 Vcc와 비트라인 프리차아지전압사이의 차는 낮아지게 된다 또한 엔형센스앰프(8)가 감지동작을 확실하게 수행하기 위해서는 α값은 적어도 수백밀리볼트의 전압값을 유지하지 않으면 안된다. 따라서 배리어 트랜지스터들의 드레시홀드전압 Vt가 감소된 전압레벨이 되어야 하지만, 제조공정의 변화에 따라 Vt값을 일정한 값으로 유지하는 것은 어렵다.As can be seen from the above equation, when a low power supply voltage Vcc is used, the power supply voltage Vcc and the bit line precharge voltage The difference between them becomes low. In addition, in order for the n-type sense amplifier 8 to perform the sensing operation reliably, the value of α must be maintained at a voltage value of at least several hundred millivolts. Therefore, although the threshold voltage Vt of the barrier transistors should be a reduced voltage level, it is difficult to keep the Vt value constant as the manufacturing process changes.
만약 제조공정의 변화에 따라가 된다면 비트라인 BL상의 전압는 배리어 트랜지스터(28)을 통하여 상기 전압보다 소정값 감소된 전압으로 제3노드(42)에 전달된다. 그러므로 제3노드(42)와 제4노드(44)사이의 전압차 △VBL2는 상기 α전압값보다 낮은 전압값을 갖게되고이에 의해 엔형센스엠프(8)의 센싱마진은 감소되고 정상적인 감지동작을 수행할 수 없게 된다.If the manufacturing process changes Voltage on bitline BL The voltage through the barrier transistor 28 The voltage is transmitted to the third node 42 at a predetermined reduced voltage. Therefore, the voltage difference ΔVBL2 between the third node 42 and the fourth node 44 has a voltage value lower than the α voltage value, thereby reducing the sensing margin of the N-type sense amplifier 8 and performing a normal sensing operation. It can't be done.
따라서 본 발명의 목적은 낮은 전원전압에서도 오동작없이 감지동작을 수행할수 있는 반도체 다이나믹 랜덤 액세스 메모리를 제공하는데 있다. 본 발명의 다른 목적은 낮은 전원전압에서도 충분한 센싱마진을 보장할수 있는 반도체 다이나믹 랜덤 액세스 메모리를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor dynamic random access memory capable of performing a sensing operation without malfunction even at a low power supply voltage. Another object of the present invention is to provide a semiconductor dynamic random access memory capable of ensuring a sufficient sensing margin even at a low power supply voltage.
상기 목적들을 달성하기 위하여 본 발명에 따른 센스앰프회로는, 다수의 비트라인쌍과 다수의 워드라인을 가지며 각 한쌍의 비트라인은 배리어 트랜지스터로 분할되고 상기 배리어 트랜지스터로 분할된 각 한쌍의 비트라인의 일측에서 상기 다스의 워드라인과의 상기 각 비트라인과 교차점에 다수의 메모리셀들을 가지며 상기 일측의 각 한쌍의 비트라인의 사이에 접속된 피형센스앰프와 상기 일측과 반대되는 타측의 각 한쌍의 비트라인사이에 접속된 엔형센스앰프와 상기 일측의 각 한쌍의 비트라인사이에 접속된 등화회로를 가지는 다이나믹 랜덤 액세스 메모리에 있어서, 상기 엔형센스앰프를 구성하는 한쌍의 엔채널 트랜지스터의 채널이 직렬접속되어 상기 타측에 있는 상기 각 한쌍의 비트라인사이에 접속되고 상기 한쌍이 엔채널 트랜지스터의 각 게이트는 상기 일측의 각 한쌍의 비트라인과 교차접속되어 있고 상기 한쌍의 앤채널 트랜지스터의 직렬접속 공통점은 상기 엔형센스앰프를 활성화하기위한 활성화 트랜지스터와 접속되어 있음을 특징으로 하는 다이나믹 랜덤 액세스 메모리의 엔형센스앰프이다.In order to achieve the above objects, the sense amplifier circuit according to the present invention has a plurality of pairs of bit lines and a plurality of word lines, and each pair of bit lines is divided into barrier transistors and each pair of bit lines divided by the barrier transistors. One side has a plurality of memory cells at the intersection with each of the bit line with the dozen word lines and connected between each pair of bit lines on the one side and each pair of bits on the other side opposite to the one side In a dynamic random access memory having an n-type sense amplifier connected between lines and an equalization circuit connected between each pair of bit lines on one side, channels of a pair of n-channel transistors constituting the n-type sense amplifier are connected in series. The pair of n-channel transistors connected between the pair of bit lines on the other side Wherein each gate of the circuit is cross-connected with each pair of bit lines on one side, and the common connection of the pair of N-channel transistors is connected to an activation transistor for activating the N-type sense amplifier. N type sense amplifier.
이하 본 발명에 따른 센스앰프의 바람직한 실시예를 제2도 및 제3도를 참조하여 상세히 설명한다. 도면들중 동일구성 또는 부품은 동일한 참조 번호 또는 부호로 표시되어 있음을 유의하여야 한다. 또한 설명의 편의상 한쌍의 비트라인과 하나의 메모리셀과 관련하여 설명이 되지만 다수의 비트라인쌍이 배열되어 있고 각 비트라인쌍을 구성하는 한쌍의 비트라인사이에는 다수의 워드라인드로가 교차하는 점에 다수의 메모리셀들이 배열되어 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the sense amplifier according to the present invention will be described in detail with reference to FIGS. 2 and 3. It should be noted that the same components or parts in the drawings are denoted by the same reference numerals or symbols. Also, for convenience of description, a pair of bit lines and a memory cell will be described, but a plurality of bit line pairs are arranged and a plurality of word line paths intersect between a pair of bit lines constituting each bit line pair. Note that a plurality of memory cells are arranged.
제2도를 참조하면, 본 발명의 실시예에 따른 센스앰프의 구성에서 엔형센스앰프(8)의 엔채널 트랜지스터들(32. 34)의 게이트가 제1노드(38)과 2에 교차접속되어 있는 것을 제외하면 제1도에 도시한 종래기술에 의한 센스앰프회로의 구성과 동일하다.Referring to FIG. 2, in the configuration of the sense amplifier according to the embodiment of the present invention, the gates of the N-channel transistors 32 and 34 of the n-type sense amplifier 8 are cross-connected to the first node 38 and 2. Except for the case, the configuration is the same as that of the sense amplifier circuit according to the prior art shown in FIG.
제3도는 제2도에 도시된 회로도의 의 리드동작 타이밍도 및 출력데이타비트의 증폭파형도이다. 제2도와 제3도를 참조하여 본 발명의 실시예에 따른 센스앰프의 동작을 상세히 설명한다.FIG. 3 is a read operation timing diagram of the circuit diagram shown in FIG. 2 and an amplification waveform diagram of output data bits. The operation of the sense amplifier according to the embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3.
로우 어드레스스트로브()신호가 '로우'로 가면서 활성화 사이클이 개시가 된다. 상기신호가 '로우'로 가면 등화신호ΦEQ는 '로우'로 가고 이에 의해 등화회로(2)는 비트라인쌍 BL과의프리차아지동작을 중단한다. 그후 다수의 워드라인중 임의의 워드라인 WL이 선택되면 상기 워드라인 WL으로 부우스트된 전압 Vcc+β이 인가되고 메모리셀(4)의 스토리지 커패시터(20)에 저장된 전하가 상기 비트라인 BL로 충전이 된다. 설명의 편의상, 상기 스토리지 커패시터(20)에 저장된 데이타가 '하이'상태라 가정하면 상기 비트라인 BL의 전압은로 프리차아지된 비트라인의 전압보다 △VBL1(=α)만큼 높게 된다.,Row address strobe ( The activation cycle begins with the signal going low. remind When the signal goes low, the equalization signal Φ EQ goes low, whereby the equalization circuit 2 of Stop the precharge operation. Thereafter, if any word line WL is selected among the plurality of word lines, the voltage Vcc + β boosted to the word line WL is applied and the charge stored in the storage capacitor 20 of the memory cell 4 is charged to the bit line BL. Becomes For convenience of explanation, assuming that data stored in the storage capacitor 20 is 'high', the voltage of the bit line BL is Precharged bit line ΔVBL1 (= α) higher than the voltage of
그후 '하이'로 가는 제2활성화신호 L2에 응답하여 엔형센스앰프(8)는 활성화된다. 상기 엔형센스앰프(8)를 구성하는 엔채널 트랜지스터(32, 24)의 게이트들은 본 발명의 실시예에 따른 특징에 따라 제1노드(38)와 제2노드(40)와 각각 접속되어 있기 때문에 배리어 트랜지스터들(28, 30)의 게이트에 인가되는 낮은 전원전압을 가지는 전송제어신호 L3에 관계없이 비트라인 BL과간의 전압차 △VBL1(=α)에 응답하여 엔형센스앰프(8)는 감지동작을 수행한다. 그러므로 종래기술과 같은 비트라인 BL과사이의 감소된 전압차에 의한 센싱마진의 감소상태에서 상기 엔형센스앰프(8)는 감지동작을 수행하지 않는다. 그러므로 제4노드(44)는 엔채널 트랜지스터(32)보다 강하게 도통하는 엔채널 트랜지스터(34)와 엔채널 트랜지스터(36)을 통하여 접지전압 Vss와 연결된다. 결국 상기 제4노드(44)는 접지전압상태인 0볼트로 가고, 비트라인 BL 또한 도통된 트랜지스터(30)을 통하여 접지전압상태로 된다.Thereafter, in response to the second activation signal L2 going to 'high', the n-type sense amplifier 8 is activated. Since the gates of the N-channel transistors 32 and 24 constituting the N-type sense amplifier 8 are connected to the first node 38 and the second node 40 according to the feature of the embodiment of the present invention, Bit line BL and BL are independent of the transfer control signal L3 having a low power supply voltage applied to the gates of the barrier transistors 28 and 30. In response to the voltage difference DELTA VBL1 (= α), the n-type sense amplifier 8 performs a sensing operation. Therefore, the same bit line BL as the prior art In the reduced state of the sensing margin due to the reduced voltage difference therebetween, the N-type sense amplifier 8 does not perform a sensing operation. Therefore, the fourth node 44 is connected to the ground voltage Vss through the N-channel transistor 34 and the N-channel transistor 36 which are stronger than the N-channel transistor 32. As a result, the fourth node 44 goes to the ground voltage state of 0 volts, and the bit line BL also becomes the ground voltage state through the conducting transistor 30.
그후, '로우'로 가는 제1활성화신호 L1에 응답하여 피형센스앰프(리스토아회로라고도 함)가 활성화된다. 상기 비트라인 BL의 '로우'로 가는 전압 또는 접지상태의 전압에 응답하는 피채널 트랜지스터(22)는 피채널 트랜지스터(24)보다 더 강하게 도통되고, 비트라인 BL은 도통된 트랜지스터(22, 26)을 통하여 전원전압 Vcc로 충전 또는 리스토아된다.Thereafter, the type sense amplifier (also called a restore circuit) is activated in response to the first activation signal L1 going to 'low'. The channel-channel transistor 22 which responds to the voltage going to the 'low' of the bitline BL or the voltage in the ground state is conducted more strongly than the channel-channel transistor 24, and the bitline BL is connected to the transistors 22 and 26. It is charged or restored to the supply voltage Vcc through.
로우 어드레스 스트로브()신호가 '로우'에서 '하이'로 가면 활성화 사이클은 종료하고 이에 응답하여 등화신호 ΦEQ는 '하이'로 가고 워드라인 WL 및 제2활성화신호 L2는 '로우'로 가며 제1활성화신호 L1은 '하이'로 간다. 따라서 '하이'로 가는 등화신호 ΦEQ에 응답하는 등화회로(2)는 상기 비트라인쌍 BL과를로 등화되고 프리차아지하는 동작을 수행한다. 즉 프리차아지사이클이 행해진다. 이 사이클동작에서 피형 및 엔형센스앰프(6, 8)은 비활성화되고 워드라인 WL의 선택동작도 중단되다.Row address strobe When the signal goes from 'low' to 'high' the activation cycle ends and in response the equalization signal ΦEQ goes to 'high', the word line WL and the second activation signal L2 go to 'low' and the first activation signal L1 Go high. Therefore, the equalization circuit 2 responsive to the equalization signal Φ EQ going to 'high' is coupled with the bit line pair BL. To Equalize and precharge. That is, precharge cycle is performed. In this cycle operation, the shaped and n-type sense amplifiers 6 and 8 are deactivated and the selection operation of the word line WL is also stopped.
전술한 바와 같이 엔형센스앰프(8)를 구성하는 엔채널 트랜지스터들 ((32, 34)의 게이트가 비트라인상의 제1노드(38)와 비트라인 BL상의 제2노드(40)에 접속되어 있기 때문에 낮은 전원전압에도 불구하고 센싱마진의 감소없이 안정된 감지동작을 수행할구 있는 이점을 갖는다.As described above, the gates of the N-channel transistors (32, 34) constituting the N-type sense amplifier 8 are bit lines. Since it is connected to the first node 38 on the second node and the second node 40 on the bit line BL, it is possible to perform a stable sensing operation without reducing the sensing margin despite the low power supply voltage.
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