JPH08235863A - Sense amplifier circuit - Google Patents
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- JPH08235863A JPH08235863A JP7315391A JP31539195A JPH08235863A JP H08235863 A JPH08235863 A JP H08235863A JP 7315391 A JP7315391 A JP 7315391A JP 31539195 A JP31539195 A JP 31539195A JP H08235863 A JPH08235863 A JP H08235863A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体メモリ装置
に使用されるセンスアンプ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier circuit used in a semiconductor memory device.
【０００２】[0002]
【従来の技術】半導体メモリ装置では、その大容量・高
集積化に従って回路動作用の電源電圧が低くなってきて
いる。この電源電圧の低下は一方で、データ感知のセン
シングマージン(sensing margin)不足につながり、誤動
作発生の確率を高くするというマイナス要因を含んでい
る。このため、誤動作抑制とセルデータの高速処理が、
今後の高密度半導体メモリの解決課題として浮上してい
る。このような課題解決に対する素子、回路の研究は急
速に進められているが、中でも、メモリセルに記憶した
データビットを感知増幅するセンスアンプ回路に関し、
その高速、正確性を向上させるための研究が特に活発に
行われている。2. Description of the Related Art In a semiconductor memory device, the power supply voltage for circuit operation is becoming lower due to its large capacity and high integration. On the other hand, this decrease in the power supply voltage leads to a lack of a sensing margin for data sensing, which has a negative factor of increasing the probability of malfunction. Therefore, malfunction suppression and high-speed processing of cell data
It is emerging as a problem to be solved for high-density semiconductor memory in the future. Although research on devices and circuits for solving such problems is being rapidly advanced, among others, regarding a sense amplifier circuit for sensing and amplifying a data bit stored in a memory cell,
Researches to improve the speed and accuracy are being actively conducted.
【０００３】図１に示すのは、ＤＲＡＭにおけるセンス
アンプ回路、等化回路、メモリセルの概略回路である。
即ち、ビット線対ＢＬ，バーＢＬの間に設けられた等化
回路２と、ビット線ＢＬに接続されてワード線ＷＬで選
択されるメモリセル４と、ビット線対ＢＬ，バーＢＬの
間に設けられたＰ形センスアンプ６及びＮ形センスアン
プ８と、これらセンスアンプ６，８の間のバリアトラン
ジスタ２８，３０と、が図示されている。FIG. 1 shows a schematic circuit of a sense amplifier circuit, an equalization circuit, and a memory cell in a DRAM.
That is, between the equalization circuit 2 provided between the bit line pair BL and bar BL, the memory cell 4 connected to the bit line BL and selected by the word line WL, and the bit line pair BL and bar BL. The P-type sense amplifier 6 and the N-type sense amplifier 8 provided and the barrier transistors 28 and 30 between these sense amplifiers 6 and 8 are illustrated.
【０００４】等化回路２は、ビット線対ＢＬ，バーＢＬ
の間にチャネルを直列接続して設けられたＮチャネルト
ランジスタ（ＭＯＳＦＥＴ）１２，１４と、ビット線対
ＢＬ，バーＢＬの間にチャネル接続されたＮチャネルト
ランジスタ１６と、から構成される。各Ｎチャネルトラ
ンジスタ１２〜１６のゲートには等化信号φＥＱが共通
印加され、また、直列接続したＮチャネルトランジスタ
１２，１４のチャネル接続点のノード１３にプリチャー
ジ電圧ＶＢＬが供給される。The equalization circuit 2 includes a bit line pair BL and a bar BL.
And N-channel transistors (MOSFETs) 12 and 14 connected in series between the channels and an N-channel transistor 16 channel-connected between the bit line pair BL and bar BL. The equalization signal φEQ is commonly applied to the gates of the N-channel transistors 12 to 16, and the precharge voltage VBL is supplied to the node 13 at the channel connection point of the N-channel transistors 12 and 14 connected in series.
【０００５】メモリセル４は、１トランジスタ１８及び
１キャパシタ２０からなる典型的なＤＲＡＭメモリセル
である。このメモリセル４によるデータを感知増幅する
センスアンプ回路として、Ｐ形センスアンプ６及びＮ形
センスアンプ８が設けられている。The memory cell 4 is a typical DRAM memory cell consisting of one transistor 18 and one capacitor 20. A P-type sense amplifier 6 and an N-type sense amplifier 8 are provided as a sense amplifier circuit that senses and amplifies data by the memory cell 4.
【０００６】Ｐ形センスアンプ６は、ビット線ＢＬの第
１ノード３８とビット線バーＢＬの第２ノード４０との
間にチャネルを直列接続して設けたＰチャネルトランジ
スタ２２，２４で構成される。Ｐチャネルトランジスタ
２２，２４のチャネル接続点のノード２３には、第１活
性化信号Ｌ１により制御されるＰチャネルトランジスタ
２６のドレインが接続され、このＰチャネルトランジス
タ２６のソースに加えられる電源電圧Ｖｃｃが供給され
る。更に、Ｐチャネルトランジスタ２２のゲートは第２
ノード４０へ接続され、Ｐチャネルトランジスタ２４の
ゲートは第１ノード３８へ接続されている。The P-type sense amplifier 6 is composed of P-channel transistors 22 and 24 provided by connecting channels in series between a first node 38 of a bit line BL and a second node 40 of a bit line bar BL. . The drain of the P-channel transistor 26 controlled by the first activation signal L1 is connected to the node 23 at the channel connection point of the P-channel transistors 22 and 24, and the power supply voltage Vcc applied to the source of the P-channel transistor 26 is supplied. Supplied. Further, the gate of the P-channel transistor 22 has a second
It is connected to the node 40 and the gate of the P-channel transistor 24 is connected to the first node 38.
【０００７】Ｎ形センスアンプ８は、ビット線ＢＬの第
３ノード４２とビット線バーＢＬの第４ノード４４との
間にチャネルを直列接続して設けたＮチャネルトランジ
スタ３２，３４で構成される。Ｎチャネルトランジスタ
３２，３４のチャネル接続点のノード３３には、第２活
性化信号Ｌ２により制御されるＮチャネルトランジスタ
３６のドレインが接続され、このＮチャネルトランジス
タ３６のソースに加えられる接地電圧Ｖｓｓが供給され
る。更に、Ｎチャネルトランジスタ３２のゲートは第４
ノード４４へ接続され、Ｎチャネルトランジスタ３４の
ゲートは第３ノード４２へ接続されている。The N-type sense amplifier 8 is composed of N-channel transistors 32 and 34 provided by connecting channels in series between a third node 42 of the bit line BL and a fourth node 44 of the bit line bar BL. . The node 33 at the channel connection point of the N-channel transistors 32 and 34 is connected to the drain of the N-channel transistor 36 controlled by the second activation signal L2, and the ground voltage Vss applied to the source of the N-channel transistor 36 is applied. Supplied. Furthermore, the gate of the N-channel transistor 32 has a fourth
It is connected to the node 44, and the gate of the N-channel transistor 34 is connected to the third node 42.
【０００８】これらＰ形センスアンプ６及びＮ形センス
アンプ８が接続する第１，第２ノード３８，４０と第
３，第４ノード４２，４４との間には、伝送制御信号Ｌ
３で制御されるＮＭＯＳＦＥＴのバリアトランジスタ２
８，３０が設けられる。A transmission control signal L is provided between the first and second nodes 38 and 40 and the third and fourth nodes 42 and 44 to which the P-type sense amplifier 6 and the N-type sense amplifier 8 are connected.
Barrier transistor 2 of NMOSFET controlled by 3
8, 30 are provided.
【０００９】このセンスアンプ回路の動作は次のように
なる。まず、ローアドレスストローブ信号バーＲＡＳが
アクティブのＶＩＬ（論理“ロウ”）に遷移する前（Ｖ
ＩＨ）における待機状態で、１対のビット線ＢＬ，バー
ＢＬは、等化回路２の動作によりＶＢＬレベル（Ｖｃｃ
／２）の等化電圧にプリチャージされている。このとき
第３ノード４２及び第４ノード４４も、等化回路により
ＶＢＬレベルの等化電圧にプリチャージされる。そし
て、ローアドレスストローブ信号バーＲＡＳがＶＩＬへ
活性化されると等化動作が抑止され、次いでワード線Ｗ
Ｌに読出用のブースト電圧が供給される。これにより、
メモリセル４を構成するアクセストランジスタ１８が導
通してストレージキャパシタ２０に記憶されたデータビ
ットがビット線ＢＬへ伝達される。このとき記憶してい
るデータビットが論理“ハイ”であれば、ストレージキ
ャパシタ２０の容量ＣS とビット線ＢＬの寄生容量ＣBL
との電荷分配によりビット線ＢＬの電圧がＶｃｃ／２＋
αへ上昇し、一方、ビット線バーＢＬの電圧は、プリチ
ャージ電圧Ｖｃｃ／２のままとなる。通常、前記電圧α
は容量ＣS と寄生容量ＣBLの比により決定される値で、
数十〜数百ｍＶの電圧値となる。The operation of this sense amplifier circuit is as follows. First, before transition of the row address strobe signal bar RAS to the active VIL (logic "low") (V
In the standby state at IH), the pair of bit lines BL and BL are operated at the VBL level (Vcc) by the operation of the equalization circuit 2.
It is precharged to the equalization voltage of / 2). At this time, the third node 42 and the fourth node 44 are also precharged to the equalization voltage of VBL level by the equalization circuit. When the row address strobe signal bar RAS is activated to VIL, the equalization operation is suppressed, and then the word line W
A boost voltage for reading is supplied to L. This allows
The access transistor 18 forming the memory cell 4 is turned on and the data bit stored in the storage capacitor 20 is transmitted to the bit line BL. If the data bit stored at this time is a logical "high", the capacitance C S of the storage capacitor 20 and the parasitic capacitance C BL of the bit line BL.
The voltage of the bit line BL is Vcc / 2 + due to charge distribution with
On the other hand, the voltage of the bit line bar BL remains at the precharge voltage Vcc / 2 while increasing to α. Usually, the voltage α
Is a value determined by the ratio of the capacitance C S and the parasitic capacitance C BL ,
The voltage value is several tens to several hundreds mV.
【００１０】ここで、第１ノード３８と第２ノード４０
との電圧差をΔＶＢＬ１、第３ノード４２と第４ノード
４４との電圧差をΔＶＢＬ２とすると、電圧差ΔＶＢＬ
２は、伝送制御信号Ｌ３の提供でバリアトランジスタ２
８，３０がＯＮすれば電圧差ΔＶＢＬ１と同じ値の前記
電圧αを有することになる。センスアンプ回路の動作で
は先に第２活性化信号Ｌ２が提供されるので、前記電圧
差ΔＶＢＬ２に基づいてＮ形センスアンプ８が先動作セ
ンスアンプとしてまず動作し、ビット線バーＢＬが、Ｎ
チャネルトランジスタ３４，３６を通じた放電で接地電
圧の方へひかれることになる。この後に第１活性化信号
Ｌ１の提供で後動作センスアンプとなるＰ形センスアン
プ６が動作し、ビット線ＢＬが、Ｐチャネルトランジス
タ２２，２６の導通による電圧供給で電源電圧の方へひ
かれることになる。Here, the first node 38 and the second node 40
And the voltage difference between the third node 42 and the fourth node 44 is ΔVBL2, the voltage difference ΔVBL1
2 is the barrier transistor 2 provided with the transmission control signal L3.
When 8 and 30 are turned on, the voltage α has the same value as the voltage difference ΔVBL1. Since the second activation signal L2 is provided first in the operation of the sense amplifier circuit, the N-type sense amplifier 8 first operates as a pre-operation sense amplifier based on the voltage difference ΔVBL2, and the bit line bar BL is changed to N.
The discharge through the channel transistors 34 and 36 will pull toward the ground voltage. After that, the P-type sense amplifier 6 serving as the post-operation sense amplifier is operated by the provision of the first activation signal L1, and the bit line BL is pulled toward the power supply voltage by the voltage supply by the conduction of the P-channel transistors 22 and 26. It will be.
【００１１】[0011]
【００１２】上記のように、電源電圧Ｖｃｃを有する伝
送制御信号Ｌ３で制御されるバリアトランジスタ２８，
３０を挟んでＰ形センスアンプ６とＮ形センスアンプ８
を配置したセンスアンプ回路において、セルデータによ
るビット線対ＢＬ，バーＢＬの間の変動分の電圧α、即
ち感知初期の電圧差ΔＶＢＬ１が、バリアトランジスタ
２８，３０を介して十分に第３ノード４２及び第４ノー
ド４４の電圧差ΔＶＢＬ２として伝達されれば、Ｎ形セ
ンスアンプ８の感知動作は正確に行われるので特に問題
ない。しかしながら、例えば３．３Ｖ以下の低い電源電
圧を使用する超大規模ＤＲＡＭになると、上記構成のセ
ンスアンプ回路では感知電圧不足の発生する可能性があ
る。As described above, the barrier transistor 28 controlled by the transmission control signal L3 having the power supply voltage Vcc,
P type sense amplifier 6 and N type sense amplifier 8 with 30 in between
In the sense amplifier circuit having the above-mentioned arrangement, the voltage α that varies between the bit line pair BL and bar BL due to cell data, that is, the voltage difference ΔVBL1 at the initial stage of sensing is sufficiently passed through the barrier transistors 28 and 30 to the third node 42. And the voltage difference ΔVBL2 of the fourth node 44 is transmitted, the sensing operation of the N-type sense amplifier 8 is accurately performed, so that there is no particular problem. However, in an ultra-large-scale DRAM that uses a low power supply voltage of 3.3 V or less, for example, the sense amplifier circuit with the above configuration may cause a shortage of the sensing voltage.
【００１３】より具体的に説明すると、上記回路におい
て、バリアトランジスタ２８，３０を介して第３ノード
４２及び第４ノード４４へ伝達されるビット線ＢＬ，バ
ーＢＬの電圧は、バリアトランジスタ２８，３０のしき
い値電圧をＶｔとすると、ビット線ＢＬではＶｃｃ／２
＋α−Ｖｔ、ビット線バーＢＬではＶｃｃ／２−Ｖｔと
なる。そしてこれによりＮ形センスアンプ８の各トラン
ジスタ３２，３４のゲート電圧（制御電圧）が設定され
るので、Ｎチャネルトランジスタ３２，３４のしきい値
電圧をＶｔｎとすると、Ｎ形センスアンプ８を動作させ
るためにはＶｃｃ／２−Ｖｔ≧Ｖｔｎなる条件式を満足
しなければならない。More specifically, in the above circuit, the voltages of the bit lines BL and BL transmitted to the third node 42 and the fourth node 44 via the barrier transistors 28 and 30 are the barrier transistors 28 and 30. Is Vt / 2 for the bit line BL.
+ Α−Vt, and Vcc / 2−Vt for the bit line bar BL. As a result, the gate voltage (control voltage) of each of the transistors 32 and 34 of the N-type sense amplifier 8 is set. Therefore, assuming that the threshold voltage of the N-channel transistors 32 and 34 is Vtn, the N-type sense amplifier 8 operates. In order to do so, the conditional expression of Vcc / 2−Vt ≧ Vtn must be satisfied.
【００１４】当然ながら、電源電圧Ｖｃｃが低くなると
プリチャージ電圧Ｖｃｃ／２は低くなる。従って、バリ
アトランジスタ２８，３０のしきい値電圧Ｖｔを小さく
して調整する必要があるが、製造工程の条件変化等の影
響があるため、全バリアトランジスタ２８，３０のしき
い値電圧Ｖｔを該条件式を満足できるような値に正確に
維持することは難しい。もし、電源電圧Ｖｃｃの低下で
Ｖｃｃ／２−Ｖｔ＜Ｖｔｎになってしまったとすると、
第３ノード４２と第４ノード４４との間の電圧差ΔＶＢ
Ｌ２が不十分なものとなり、Ｎ形センスアンプ８の感知
動作の遅れや誤動作を招く可能性がないとはいえない。As a matter of course, when the power supply voltage Vcc becomes lower, the precharge voltage Vcc / 2 becomes lower. Therefore, it is necessary to adjust the threshold voltages Vt of the barrier transistors 28 and 30 to be small, but the threshold voltages Vt of all the barrier transistors 28 and 30 are affected by changes in the manufacturing process conditions. It is difficult to maintain a value that satisfies the conditional expression accurately. If the power supply voltage Vcc drops and Vcc / 2−Vt <Vtn,
Voltage difference ΔVB between third node 42 and fourth node 44
It cannot be said that there is a possibility that L2 becomes insufficient and the sensing operation of the N-type sense amplifier 8 is delayed or malfunctions.
【００１５】このような従来技術に鑑みて本発明では、
低電圧電源下でも十分な感知電圧を確保でき、迅速且つ
確実な感知動作を遂行できるようなセンスアンプ回路を
提供せんとするものである。In view of such a conventional technique, the present invention is
An object of the present invention is to provide a sense amplifier circuit that can secure a sufficient sensing voltage even under a low voltage power source and can perform a quick and reliable sensing operation.
【００１６】[0016]
【課題を解決するための手段】このような目的のために
本発明では、ビット線対に設けたバリアトランジスタを
挟んで、メモリセル側に後動作センスアンプ、その反対
側に先動作センスアンプを設けてなるセンスアンプ回路
を備えた半導体メモリ装置において、先動作センスアン
プを、チャネルを直列接続した１対のトランジスタから
構成し、且つその１対のトランジスタの各ゲートを、バ
リアトランジスタよりもメモリセル側のビット線対へ交
叉接続することを特徴とする。上記従来技術に照らして
言えば、先動作センスアンプのトランジスタがＮチャネ
ルＭＯＳトランジスタとなる。For this purpose, in the present invention, a post-operation sense amplifier is provided on the memory cell side and a pre-operation sense amplifier is provided on the opposite side of the barrier transistor provided in the bit line pair. In a semiconductor memory device having a sense amplifier circuit provided, a pre-operation sense amplifier is composed of a pair of transistors whose channels are connected in series, and each gate of the pair of transistors is a memory cell rather than a barrier transistor. It is characterized in that it is cross-connected to the bit line pair on the side. In light of the above-mentioned conventional technique, the transistor of the pre-operation sense amplifier is an N-channel MOS transistor.
【００１７】或いは本発明によれば、ビット線対にバリ
アトランジスタを挟んで設けたＰ形センスアンプとＮ形
センスアンプから構成されるセンスアンプ回路におい
て、バリアトランジスタを通過する前のビット線電圧を
Ｎ形センスアンプの制御電圧として使用することを特徴
とする。この場合、Ｎ形センスアンプをなすトランジス
タのゲートを、Ｐ形センスアンプをなすトランジスタの
ゲート接続ノードへ接続すれば簡単にできる。Alternatively, according to the present invention, in a sense amplifier circuit composed of a P-type sense amplifier and an N-type sense amplifier provided with a barrier transistor sandwiched between bit line pairs, the bit line voltage before passing through the barrier transistor is set. It is characterized by being used as a control voltage for an N-type sense amplifier. In this case, this can be easily done by connecting the gate of the transistor forming the N-type sense amplifier to the gate connection node of the transistor forming the P-type sense amplifier.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施形態につき図
２及び図３を参照して説明する。尚、図中の共通部分に
は同じ符号を使用している。また、１メモリセルと１対
のビット線を代表的に図示するのみで他は省略してある
が、当然ながら、図示のような回路は多数設けられるも
のである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to FIGS. The same reference numerals are used for common parts in the figure. Further, although only one memory cell and one pair of bit lines are shown as representatives and others are omitted, it goes without saying that many circuits as shown are provided.
【００１９】図２に示すように、この実施形態のセンス
アンプ回路では、Ｎ形センスアンプ８のＮチャネルトラ
ンジスタ３２，３４の各ゲートが、Ｐ形センスアンプ６
のＰチャネルトランジスタ２２，２４の各ゲート接続ノ
ードである第１ノード３８と第２ノード４０にそれぞれ
交叉接続されている。即ち、Ｎチャネルトランジスタ３
２，３４の各ゲートは、バリアトランジスタ２８，３０
よりもメモリセル４側の位置へ接続してあり、バリアト
ランジスタ２８，３０を通過する前のビット線対ＢＬ，
バーＢＬの電圧が制御電圧として用いられている。この
点が図１の従来回路と異なっている。図３に、この回路
を用いた場合の読出動作における各信号の波形図を示
し、これに基づいてその動作を説明する。As shown in FIG. 2, in the sense amplifier circuit of this embodiment, the gates of the N-channel transistors 32 and 34 of the N-type sense amplifier 8 are the P-type sense amplifier 6 respectively.
Are cross-connected to the first node 38 and the second node 40, which are the gate connection nodes of the P-channel transistors 22 and 24, respectively. That is, the N-channel transistor 3
The gates of the gates 2 and 34 have barrier transistors 28 and 30 respectively.
Is connected to a position closer to the memory cell 4 than the bit line pair BL before passing through the barrier transistors 28 and 30.
The voltage of the bar BL is used as the control voltage. This point is different from the conventional circuit of FIG. FIG. 3 shows a waveform diagram of each signal in the read operation when this circuit is used, and the operation will be described based on this.
【００２０】ローアドレスストローブ信号バーＲＡＳが
ＶＩＬへ遷移することで読出サイクルがアクティブとな
る。するとまず、等化信号φＥＱが論理“ロウ”へ遷移
することで等化及びプリチャージ動作が抑止される。そ
の後、多数のワード線中のワード線ＷＬが選択されてブ
ースト電圧Ｖｃｃ＋βが印加され、メモリセル４のスト
レージキャパシタ２０とビット線ＢＬとの電荷分配が行
われる。ストレージキャパシタ２０に記憶したデータが
論理“１”であれば、ビット線ＢＬの電圧はプリチャー
ジ電圧ＶＢＬ（Ｖｃｃ／２）から上昇し、ビット線バー
ＢＬの電圧Ｖｃｃ／２よりΔＶＢＬ１だけ高くなる（Ｖ
ｃｃ／２＋α）。When the row address strobe signal RAS transitions to VIL, the read cycle becomes active. Then, first, the equalization signal .phi.EQ transits to the logic "low" to suppress the equalization and precharge operations. After that, the word line WL in a large number of word lines is selected, the boost voltage Vcc + β is applied, and the charge distribution between the storage capacitor 20 of the memory cell 4 and the bit line BL is performed. If the data stored in the storage capacitor 20 is logic "1", the voltage of the bit line BL rises from the precharge voltage VBL (Vcc / 2) and becomes higher than the voltage Vcc / 2 of the bit line bar BL by ΔVBL1 ( V
cc / 2 + α).
【００２１】次いで、伝送制御信号Ｌ３が論理“ハイ”
へ遷移し、そして第２活性化信号Ｌ２が論理“ハイ”へ
遷移して先動作センスアンプであるＮ形センスアンプ８
が活性化される。このとき、Ｎ形センスアンプ８を構成
するＮチャネルトランジスタ３２，３４の各ゲートは第
１ノード３８と第２ノード４０にそれぞれ接続されてい
るので、バリアトランジスタ２８，３０のしきい値電圧
Ｖｔの影響を受けることなく、ビット線対ＢＬ，バーＢ
Ｌの間の電圧差ΔＶＢＬ１（電圧α）に基づいて感知動
作が遂行される。その結果、第４ノード４４が、Ｎチャ
ネルトランジスタ３２よりも強く導通するＮチャネルト
ランジスタ３４とトランジスタ３６を通じ接地されて接
地電圧Ｖｓｓへ遷移し、そしてバリアトランジスタ３０
を介して第２ノード４０のあるビット線バーＢＬも接地
電圧Ｖｓｓへひかれていく。Then, the transmission control signal L3 is logically "high".
, And the second activation signal L2 transitions to logic "high", which is the N-type sense amplifier 8 which is the previous operation sense amplifier.
Is activated. At this time, since the gates of the N-channel transistors 32 and 34 forming the N-type sense amplifier 8 are connected to the first node 38 and the second node 40, respectively, the threshold voltage Vt of the barrier transistors 28 and 30 is Bit line pair BL, bar B without being affected
The sensing operation is performed based on the voltage difference ΔVBL1 (voltage α) between L. As a result, the fourth node 44 is grounded through the N-channel transistor 34 and the transistor 36 that are more conductive than the N-channel transistor 32 and transitions to the ground voltage Vss, and the barrier transistor 30
The bit line BL having the second node 40 is also pulled to the ground voltage Vss via the.
【００２２】即ち、セルデータとビット線ＢＬの電荷分
配後におけるＮ形センスアンプ８の感知電圧に、バリア
トランジスタ２８のしきい値電圧Ｖｔが関与せずにすむ
ので、この例の条件式はＶｃｃ／２≧Ｖｔｎを満足して
いればよいことになる。従って、従来に比べて電源電圧
Ｖｃｃを低めても十分確実な感知電圧を得られ、感知速
度が遅くなったり誤動作につながる可能性を排除するこ
とができる。That is, since the threshold voltage Vt of the barrier transistor 28 does not need to be involved in the sensing voltage of the N-type sense amplifier 8 after the cell data and the charge of the bit line BL are distributed, the conditional expression of this example is Vcc. It is sufficient if / 2 ≧ Vtn is satisfied. Therefore, it is possible to obtain a sufficiently reliable sensing voltage even if the power supply voltage Vcc is lowered as compared with the conventional case, and it is possible to eliminate the possibility that the sensing speed becomes slow or malfunction occurs.
【００２３】このＮ形センスアンプ８の動作に続いて、
論理“ロウ”に遷移する第１活性化信号Ｌ１に応じて後
動作センスアンプのＰ形センスアンプ６（リストア回路
ともいう）が活性化する。このときには、接地電圧Ｖｓ
ｓへひかれたビット線バーＢＬに応答するＰチャネルト
ランジスタ２２がＰチャネルトランジスタ２４より強く
導通するので、ビット線ＢＬが、Ｐチャネルトランジス
タ２２，２６を通じて電源電圧Ｖｃｃへ充電（リスト
ア）されていく。Following the operation of the N-type sense amplifier 8,
The P-type sense amplifier 6 (also referred to as a restore circuit) of the post-operation sense amplifier is activated in response to the first activation signal L1 transiting to the logic "low". At this time, the ground voltage Vs
Since the P-channel transistor 22 responding to the bit line BL drawn to s is turned on more strongly than the P-channel transistor 24, the bit line BL is charged (restored) to the power supply voltage Vcc through the P-channel transistors 22 and 26.
【００２４】ローアドレスストローブ信号バーＲＡＳが
論理“ロウ”から論理“ハイ”へ遷移するとサイクル終
了で、これに応答してワード線ＷＬや伝送制御信号Ｌ３
及び第２活性化信号Ｌ２は論理“ロウ”へ、第１活性化
信号Ｌ１及び等化信号φＥＱは論理“ハイ”へ遷移す
る。従って、等化信号φＥＱに応答する等化回路２等に
より、ビット線対ＢＬ，バーＢＬがプリチャージ電圧Ｖ
ｃｃ／２へ等化・プリチャージされる。When the row address strobe signal bar RAS transits from the logic "low" to the logic "high", the cycle is completed. In response to this, the word line WL and the transmission control signal L3 are transmitted.
And the second activation signal L2 transits to a logic "low", and the first activation signal L1 and the equalization signal φEQ transit to a logic "high". Therefore, the bit line pair BL and bar BL are set to the precharge voltage V by the equalization circuit 2 or the like that responds to the equalization signal φEQ.
Equalized and precharged to cc / 2.
【００２５】[0025]
【発明の効果】以上のように本発明によれば、先動作す
るＮ形センスアンプの感知電圧に対するバリアトランジ
スタの影響を排除することができるので、低電圧電源下
でも感知電圧を十分確実に得られ、迅速且つ正確で安定
した感知増幅動作を実現することが可能になる。As described above, according to the present invention, it is possible to eliminate the influence of the barrier transistor on the sensing voltage of the N-type sense amplifier that operates first, so that the sensing voltage can be sufficiently obtained even under a low voltage power supply. Therefore, it is possible to realize a quick, accurate and stable sense amplification operation.
【図１】従来におけるセンスアンプ回路を示す回路図。FIG. 1 is a circuit diagram showing a conventional sense amplifier circuit.
【図２】本発明によるセンスアンプ回路を示す回路図。FIG. 2 is a circuit diagram showing a sense amplifier circuit according to the present invention.
【図３】図２の回路を用いたときの読出動作のタイミン
グ図。3 is a timing diagram of a read operation when the circuit of FIG. 2 is used.
６ Ｐ形センスアンプ ８ Ｎ形センスアンプ ２８，３０ バリアトランジスタ ３８ 第１ノード ４０ 第２ノード ４２ 第３ノード ４４ 第４ノード 6 P-type sense amplifier 8 N-type sense amplifier 28, 30 Barrier transistor 38 First node 40 Second node 42 Third node 44 Fourth node
Claims (4)
を挟んで、メモリセル側に後動作センスアンプ、その反
対側に先動作センスアンプを設けてなるセンスアンプ回
路を備えた半導体メモリ装置において、 先動作センスアンプは、チャネルを直列接続した１対の
トランジスタから構成され、且つその１対のトランジス
タの各ゲートが、バリアトランジスタよりもメモリセル
側のビット線対へ交叉接続されていることを特徴とする
半導体メモリ装置。1. A semiconductor memory device comprising a sense amplifier circuit comprising a post-operation sense amplifier on the memory cell side and a pre-operation sense amplifier on the opposite side with a barrier transistor provided in a bit line pair interposed therebetween. The operational sense amplifier is composed of a pair of transistors whose channels are connected in series, and each gate of the pair of transistors is cross-connected to a bit line pair on the memory cell side of the barrier transistor. Semiconductor memory device.
チャネルＭＯＳトランジスタである請求項１記載の半導
体メモリ装置。2. The transistor of the pre-operation sense amplifier is N
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a channel MOS transistor.
で設けたＰ形センスアンプとＮ形センスアンプから構成
されるセンスアンプ回路において、 バリアトランジスタを通過する前のビット線電圧をＮ形
センスアンプの制御電圧として使用することを特徴とす
るセンスアンプ回路。3. A sense amplifier circuit composed of a P-type sense amplifier and an N-type sense amplifier provided with a barrier transistor sandwiched between a pair of bit lines, wherein the bit line voltage before passing through the barrier transistor is the same as that of the N-type sense amplifier. A sense amplifier circuit characterized by being used as a control voltage.
ゲートを、Ｐ形センスアンプをなすトランジスタのゲー
ト接続ノードへ接続した請求項３記載のセンスアンプ回
路。4. The sense amplifier circuit according to claim 3, wherein the gate of the transistor forming the N-type sense amplifier is connected to the gate connection node of the transistor forming the P-type sense amplifier.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940038071A KR0143028B1 (en) | 1994-12-28 | 1994-12-28 | Sense amp circuit |
| KR1994P38071 | 1994-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235863A true JPH08235863A (en) | 1996-09-13 |
Family
ID=19404400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7315391A Pending JPH08235863A (en) | 1994-12-28 | 1995-12-04 | Sense amplifier circuit |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH08235863A (en) |
| KR (1) | KR0143028B1 (en) |
| TW (1) | TW278241B (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188580A (en) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | Non-volatile semiconductor memory device, and method for controlling operation mode of the device |
| JP2008171476A (en) * | 2007-01-09 | 2008-07-24 | Hitachi Ltd | Semiconductor memory device, and its sense amplifier circuit |
-
1994
- 1994-12-28 KR KR1019940038071A patent/KR0143028B1/en not_active IP Right Cessation
-
1995
- 1995-10-26 TW TW084111313A patent/TW278241B/en not_active IP Right Cessation
- 1995-12-04 JP JP7315391A patent/JPH08235863A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188580A (en) * | 1996-12-14 | 1998-07-21 | Samsung Electron Co Ltd | Non-volatile semiconductor memory device, and method for controlling operation mode of the device |
| JP2008171476A (en) * | 2007-01-09 | 2008-07-24 | Hitachi Ltd | Semiconductor memory device, and its sense amplifier circuit |
| US7876627B2 (en) | 2007-01-09 | 2011-01-25 | Hitachi, Ltd. | Semiconductor memory device having a sense amplifier circuit with decreased offset |
| US7995405B2 (en) | 2007-01-09 | 2011-08-09 | Hitachi, Ltd. | Semiconductor memory device having a sense amplifier circuit with decreased offset |
Also Published As
| Publication number | Publication date |
|---|---|
| TW278241B (en) | 1996-06-11 |
| KR960025758A (en) | 1996-07-20 |
| KR0143028B1 (en) | 1998-08-17 |
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