KR0142975B1 - 중간 도전성 베이스를 이용한 멀티칩 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 멀티층에 의한 베어칩을 실장공정을 이용하지 않고서도 단일 금속층에 의한 베어칩들의 실장이 가능하도록 하기 위하여, 상술한 바와같이 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법에 의하면, 실리콘 기판의 소정영역에 형성된 적어도 하나 이상의 전극패드와; 상기 전극패드의 사이 사이에 배열 형성되며, 상기 실리콘 기판상에 비 도전성 접착제가 개재되어 다이 본딩된 베어칩들 및 중간 도전성 베어스와; 상기 중간 도전성 베어스 및 전극패드를 매개로 하여 베어칩들의 상호간을 전기적으로 연결하고 있는 적어도 3개 이상의 본딩 와이어로 구성되는 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법

제1도는 종래 기술에 따른 멀티칩 반도체 패키지의 일실시예를 나타낸 단면도,

제2도는 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 일실시예를 나타낸 단면도

제3도(a)~(h)는 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 제조방법의 일실시예를 나타낸 제조 공정도

제4도는 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 회로적인 접속관계를 나타낸 도면이다.

본 발명은 멀티칩 반도체 장치에 있어서, 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 실리콘 기판상에 멀티층을 형성하여 두 개 이상의 베어칩을 실장할 경우, 실리콘 기판의 중앙부에 형성된 중간 도전성 베어스와 알루미늄 전극패드를 이용하여 실리콘 기판상에 실장된 베어칩을 전기적으로 접속함으로써, 경박 단소화 된 반도체 장치의 구현이 가능한 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법에 관한 것이다. 최근들어, 경박 단소화 된 반도체 장치를 구현하기 위한 멀티칩 반도체 패키지는 실리콘 기판상에 적어도 하나 이상의 무결함 베어칩을 기판상에서 상호 전기적으로 접속함으로써 그 실장밀도를 배가하고 있는 실정에 있다. 제1도는 종래 기술에 따른 멀티칩 반도체 패키지의 일실시예를 나타낸 도면이다. 제1도를 참조하면, 상기 멀티칩 반도체 패키지는 실리콘 기판(11)상부에 형성된 메탈층(12)과, 상기 메탈층(12)의 소정영역에 침적되어 있는 절연층(13)과, 상기 메탈층(12)과 절연층(13)이 노출되는 비어홀(14)에 형성된 전극패드(15)와, 상기 전극패드(15) 사이에 형성되며 접착제(16)에 의해 다이본딩된 베어칩(17)과, 상기 베어칩(17)의 전극패드(도시 생략됨)와 실리콘 기판(11)상에 형성된 전극패드를 전기적으로 접속하기 위한 본딩 와이어(18)로 구성되어 있다. 상기한 멀티칩 반도체 패키지는 실리콘 기판(11)상에 금속물질을 침적시킨 후 패턴닝하여 메탈층(12)을 형성하고,상기 실리콘 기판(11)이 노출된 영역과 메탈층(12)상에 재차 유전물질을 침적시켜서 비어홀(14)을 갖는 절연층(13)을 형성하며, 상기 비어홀(14)과 절연층(13)상에 금속물질을 퇴적시켜서 전극패드(15)를 형성하여 멀티층(10)을 구비하도록 하며, 이와같이 구성된 멀티층(10)상에 다수개의 베어칩(17)을 실장함으로써 반도체 장치의 구현이 가능하다. 그러나, 이와같은 종래의 멀티칩 반도체 패키지는 멀티층(10)을 형성하기 위한 많은 단계의 멀티층 제조공정이 필요하므로 제조비용이 증가되는 단점이 있므며, 더우기 다수개의 멀티칩간의 전기적 접속을 하기 위해서는 멀티 레벨의 도전층과 절연층이 필요로 하기 때문에 제조비용이 증가되어 멀티칩 반도체 패키지의 제조에 여러 가지 장애요소로 지적되고 있다. 따라서 본 발명은 상술한 바와 같은 제반 문제점들을 해결하기 위하여 안출한 것으로서, 이 발명의 목적은 실리콘 기판상에 실장된 베어칩들을 전극패드와 중간 도전성 베어스를 이용하여 전기적으로 접속함으로써 멀티칩 반도체 패키지를 얻을 수 있는 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지를 제공함에 있다. 본 발명의 다른 목적은 실리콘 기판상에 형성된 단일 금속층만으로 멀티층과 동일한 효과를 얻을수 있으므로 반도체 장치의 제조공정에 소요되는 제조 코스트를 절감할 수 있는 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 제조방법을 제공함에 있다. 상기와 같은 목적들을 달성하기 위한 이 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 특징은, 실리콘 기판의 소정영역에 형성된 적어도 하나 이상의 전극패드와; 상기 전극패드의 사이 사이에 배열 형성되며, 상기 실리콘 기판상에 비도전성 접착제가 개재되어 다이 본딩된 베어칩들 및 중간 도전성 베어스와; 상기 중간 도전성 베어스 및 전극패드를 매개로 하여 베어칩들의 상호간을 전기적으로 연결하고 있는 적어도 3개이상의 본딩 와이어로 구성된 점에 있다. 또한, 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 제조방법의 특징은, 실리콘 기판상에 알루미늄을 침적하여 금속층을 형성하는 단계와; 상기 단계 후, 금속층을 패터닝하여 전극패드를 형성하는 단계와; 상기 결과적 구조상에 비도전성 접착제를 도포한 후,베어칩들과 중간 도전성 베어스를 각각 다이 본딩하는 단계와; 상기 단계 후, 베어칩들 및 중간 도전성 베어스의 전극패드와 실리콘 기판상에 형성된 전극패드를 적어도 3번 이상 와이어 본딩하는 단계로 구성된 점에 있다. 이하, 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법의 바람직한 하나의 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명한다. 제2도는 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 일실시예를 나타낸 단면도이다. 제 2도를 참조하면, 상기 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지는 실리콘 기판(21)의 소정영역에 적어도 하나 이상의 전극패드(22)가 형성되어 있므며, 상기 전극패드(22)의 사이 사이에 배열 형성되고, 상기 실리콘 기판(21)상에 비도전성 접착제(23)가 개재되어 베어칩(24)들 및 중간 도전성 베어스(25)가 다이본딩되어 있므며, 상기 중간 도전성 베어스(25) 및 전극패드(22)를 매개로 하여 베어칩들의 상호간을 전기적으로 연결하기 위하여 적어도 3개 이상의 본딩 와이어(26)가 본딩되어 있다. 제3도(가)~(라)는 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 제조방법의 일실시예를 나타낸 제조공정도이다. 먼저, 제3도(가)를 참조하면, 실리콘 기판(21)상에 알루미늄을 침적하여 금속층(20)을 형성한다. 다음 제3도(나)를 참조하면, 상기 단계에서 형성된 금속층(20)을 패터닝하여 실리콘 기판(21)상부의 소정영역에 전극패드(22)을 형성한다. 그 다음, 제 3도(다)를 참조하면, 상기 결과적 구조상에 비도전성 접착제(23)를 도포한 후, 베어칩(24)들과 중간 도전성 베어스(25)열압착 방법에 의해 다이 본딩한다. 이때,상기 중간 도전성 베어스(25)의 실장 높이는 본딩 와이어를 고려하여 300㎛~750㎛로 설정하는 것이 바람직하다. 그다음, 제 3도(라)를 참조하면, 상기 다이 본딩된 베어칩(24)들 및 중간 도전성 베어스(25)의 전극패드와 실리콘 기판상에 형성된 전극패드(22)를 본딩 와이어(26a~26c)에 의해 적어도 3번이상 와이어 본딩하여 이 발명에 따른 멀티칩 반도체 패키지의 제조를 완료한다. 이때, 상기 와이어 본딩 공정에서는 베어칩들의 전극패드간을 와이어본딩하거나, 베어칩들의 전극패드와 실리콘 기판상에 형성된 전극패드간을 와이어 본딩하거나, 베어칩들의 전극패드와 중간 도전성 베어스의 전극패드간을 와이어 본딩함으로써 3단계의 와이어 본딩이 나누어서 진행된다. 제4도는 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 회로적인 접속관계를 나타낸 도면이다. 제 4도를 참조하면, 실리콘 기판(41)상의 A영역과 B영역에는 각각 베어칩(44)이 실장되어 있으며, 상기 베어칩(44)에는 다수개의 전극패드(1~8)들이 형성되어 있다. 또한 상기 실리콘 기판(41)상에 실장된 베어칩(44)의 사이에는 중간 도전성 베어스(45)가 실장되어 있으며, 상기 베어칩(44)과 중간 도전성 베어스(45)의 사이에는 전극패드(42)가 형성되어 있다. 따라서, 제2도 및 제3도에서 설명한 바와 같이, 적어도 3개 이상의 본딩 와이어(46a~46c)는 1→6, 2→5, 3→8, 4→7으로 접속되는 바, 여기서 중간 도전성 베어스(45)를 이하지 않는 경우, 1→6 과 2→5도는 3→8과 4→7의 와이어 본딩이 서로 크로스 되어 기판상에서 쇼트를 일으키게 되지만, 본 발명에서는 중간 도전성 베어스(45)를 이용함으로써 쇼트문제를 해결하였다. 상술한 바와 같이 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법에 의하면, 실리콘 기판의 소정영역에 형성된 적어도 하나 이상의 전극패드와; 상기 전극패드의 사이사이에 배열 형성되며, 상기 실리콘 기판상에 비도전성 접착제가 개재되어 다이 본딩된 베어칩들 및 중간 도전성 베어스와; 상기 중간 도전성 베어스 및 전극패드를 매개로 하여 베어칩들의 상호간을 전기적으로 연결하고 있는 적어도 3개이상의 본딩 와이어로 구성되어서 멀티층에 의한 베어칩을 실장 공정을 이용하지 않고서도 단일 금속층에 의한 베어칩들의 실장이 가능하다. 따라서, 본 발명에 따른 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법은, 실리콘 기판상에 실장된 베어칩들을 전극패드와 중간 도전성 베어스를 이용하여 전기적으로 접속함으로써 멀티칩 반도체 패키지를 얻을 수 있고, 실리콘 기판상에 형성된 단일 금속층만으로 멀티층과 동일한 효과를 얻을 수 있으므로 반도체 장치의 제조공정에 소요되는 제조코스트를 저감할 수 있는 이점이 있다. 이와같이 본 발명에 의한 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지 및 그 제조방법은 본 실시예에는 도시되지 않았으나, 베어칩 실장을 위한 실리콘 기판에 한정하지 않고, 리드 프레임상에서도 이와 동일하게 적용 가능하기 때문에 본 발명의 기술적 사상이 벗어나지 않는 범위내에서 본 실시예에 국한되지 않고 다양한 변조 변화가 가능함은 자명하다.

Claims (2)

1. 실리콘 기판의 소정영역에 형성된 적어도 하나 이상의 전극패드와; 상기 전극패드의 사이 사이에 배열 형성되며, 상기 실리콘 기판상에 비도전성 접착제가 개재되어 다이 본딩된 베어칩들 및 중간 도전성 베어스와; 상기 중간 도전성 베어스 및 전극패드를 매개로 하여 베어칩들의 상호간을 전기적으로 연결하고 있는 적어도 3개 이상의 본딩 와이어로 구성된 것을 특징으로 하는 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지.
2. 실리콘 기판상에 알루미늄을 침적하여 금속층을 형성하는 단계와; 상기 단계후 , 금속층을 패터닝하여 전극패드를 형성하는 단계와; 상기 결과적 구조상에 비도전성 접착제를 도포한후, 베어칩들과 중간 도전성 베어스를 각각 다이 본딩하는 단계와; 상기 단계 후, 베어칩들 및 중간 도전성 베어스의 전극패드와 실리콘 기판상에 형성된 전극패드를 적어도 3번 이상 와이어 본딩하는 단계로 구성된 것을 특징으로 하는 중간 도전성 베어스를 이용한 멀티칩 반도체 패키지의 제조방법.