KR0142548B1 - 박막트랜지스터의 게이트 산화막 제조방법 - Google Patents
박막트랜지스터의 게이트 산화막 제조방법Info
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Abstract
본 발명은 액정용 박막트랜지스터의 게이트 산화막 형성방법에 관한 것으로, 반도체막(혹은 금속막) 패턴이 형성된 기판 전면에 소정 두께의 산화마을 형성하므로써 상기 소자의 단차를 감소시킬 수 있게 되어 게이트나 금속배선의 단선불량의 줄일 수 있을 뿐만 아니라 복잡한 공정추가 없이도 산화 공정만을 거쳐 우수한 절연성을 가질 수 있는 게이트 산화막을 형성할 수 있고, 이로 인하여 누설전류(leakage current)를 감소시킬 수 있게 된다. 또한 다른 막질의 산화막을 도입하지 않음으로 해서 문턱전압의 변동에 따른 대비책이 필요 없게 되며, 특히 다결정 실리콘 박막트랜지스터의 경우 상기 공정을 적용하게 되면 게이트 전류가 현저하게 줄어들게 되므로 온 전류가 증가하게 되어 소자의 특성을 향상시킬 수 있는 고신뢰성의 박막트랜지스터를 실현할 수 있게 된다.
Description
제1도 내지 제4도는 종래 기술에 의한 게이트 산화막 제조공명을 도시한 공정순서도.
제5도 내지 제8도는 본 발명에 의한 게이트 산화막 제조공정을 도시한 공정순서도.
제9도 및 제10도는 본 발명에 의한 게이트 산화막의 완성된 평면구조를 도시한 평면도이다.
본 발명의 액정 표시 패널에 관한 것으로, 보다 상세하게는 액정용 박막트랜지스터의 게이트 산화막 형성방법에 관한 것이다.
근래에 고품위 TV(high definitiom TV)등의 새로운 첨단 영상 기기가 개발됨에 다라 평판표시기 대한 수요가 증가되는 추세에 있다. 액정디스플레이는 평판표시기의 대표적인 기술로써, EL(electro luminescence)소자, VFD(vacuum fluorescence display) PDP(plasma display panel) 등에 비해 풀 컬러화, 저전력 구동 및 고속동작 등의 장점을 가지고 있다.
상기 액정디스플레이(liquid crystal display : 이하 LCD라 한다)는 크게 수동형과 능동형의 두 가지 형태로 나누어지는데 능동형 소자는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하게 되어 있어 속도, 시야각 그리고 대조비(contrast)에 있어서 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 주목받고 있다. 이에 따라 박막트랜지스터의 중요성이 부각되면서 이에 대한 연구개발이 삼화되고 있다.
현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 박막트랜지스터에 대한 연구 개발은 수율향상에 초점을 맞추어 트랜지스터의 구조개선, 비정질 또는 다결정 실리콘의 특성 향상, 전극의 오믹 콘택(ohmic contact) 그리고 단선 단락방지 등에 집중되고 있다.
현재 제조라인에서 사용되는 종래 박막트랜지스터의 게이트 산화막 구조에 따른 공정순서는 제1도 내지 제4도에 도시되어 있다.
상기 도면에서 알 수 있듯이 종래 박막트랜지스터는 먼저 제1도에 도시된 바와 같이 절연기판(2) 상에 금속막(1)을 소정 두께로 증착한다. 상기 절연기판으로는 유리기판이 사용되고 상기 금속막으로는 일반적으로 알루미늄이 사용되어진다.
그후 제2도에 도시된 바와 같이 상기 금속막을 소정의 폭으로 패터닝하여 금속 패턴(1A)을 형성한다.
다음 제3도에 도시된 바와 같이 상기 금속 패턴(1A)이 형성된 기판전면에 게이트 산화막(3)을형성하는데, 금속막으로 사용되는 상기 알루미늄 패턴(1A)을 감싸는 절연막 형성방법에는 양극산화에 의한 산화막 형성, 플라즈마 기상화학 증착법(PECVD), 상압 기상 화학증착법(APCVD)에 의한 산화막 또는 질화막을 형성하는 방법이 있다.
이상 설명한 방법은 게이트 전극(1A)이 활성충(4) 아래에 있는 역스테거 구조(바텀 게이트 형)로서 활성충으로 비정질 실리콘을 이용하여 공정 최고 온도가 400℃를 넘지 않는다. 이때, 양극산화의 경우 기판과 알루미늄 패턴(1A)의 계면 가장자리에서 불완전한 산화에 의해 취약점(1C)이 발생한다.
한편 게이트 전극이 활성층 위에 있는 스테거 구조(탑 게이트 형)에 있어서는 알루미늄 패턴(1A)이 활성충이 된다. 상기 활성충(1A)은 일반적으로 다결정 실리콘이 사용되어 진다. 상기 다결정 실리콘은 LPCVD, PECVD 등의 방법으로 형성된다. 상기 다결정 실리콘층(1A) 상에 게이트 절연막(3)을 형성하는 방법으로 열산화막, LPCVD, APCVD 등의 방법이 사용되고 있다. 스테거 구조의 다결정 실리콘 박막 트랜지스터의 제조 공정은 열산화막을 형성할 경우 공정 최고 온도가 1100℃까지 올라갈 수 있다. 열산화의 경우 기판과 다결정 실리콘 패턴의 계면 가장 자리에서 불완전한 산화에 의해 취약점(1C)이 발생한다. 특히 상기 취약점(1C)은 산화막에 둘러싸인 실리콘 덩어리가 남아 있는 경우도 있으므로 치명적인 특성저하를 초래한다.
이것은 기판과 다결정 실리콘 패턴의 계면 가장리에서 산소의 확산 경로가 불균일한 것에 기인한다. 이를 방지하기 위해 취약점이 생기는 곳 측면에는 CVD막으로 막는 방법들이 사용되고 있으나 막 층착과 에칭이 추가되므로 공정이 복잡해진다.
이에 본 발명은 상기와 같은 점을 감안하여 이루어진 것으로 반도체막(혹은 금속막) 패턴과 일체로 연결되어 있으며 언더 에치된 부분을 산화막으로 형성하므로 써 복잡한 공정의 추가 없이도 산화공정만을 거쳐 우수한 절연성을 가질 수 있는 게이트 산화막 제조방법을 제공함에 그 목적 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터의 게이트 산화막 제조방법은 절연기판 상에 소정 두께의 반도체막을 증착하는 공정과, 상기 반도체막을 언더에치시키는 공정과, 언더에치된 상기 반도체막을 완전히 분리되지 않은 상태에서 산화시켜 산화막을 형성하는 공정과, 상기 산화막 상에 다결정 실리콘으로 된 게이트를 형성하는 공정으로 이루어져 상기 졀연기판과 반도체계면에서 취약부가 없도록 게이트 산화막을 형성하는 것을 특징으로 한다.
한편 본 발명에 의한 박막트랜지스터의 다른 게이트 산화막 제조방법은 절연기판 상에 소정 두께이 금속막을 증착하는 공정과, 상기 금속막을 언더에치시키는 공정과, 언더에치된 상기 금속막을 완전히 분리되지 않은 상태에서 산화시켜 산화막을 형성하는 공정과, 상기 금속산화막 상에 실리콘으로 된 활성충을 형성하는 공정으로 이루어져 상기 졀연기판과 금속계면에서의 취약부가 없도록 게이트 산화막을 형성하는 것을 특징으로 한다.
본 발명은 상술한 공정에 의해 기판과 실리콘 계면에서 발생되던 누설전류를감소시킬 수 있을 뿐 아니라 게이트나 금속배선의 단선불량을 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하면 아래와 같다.
제5도 내지 제8도는 본 발명에 의한 게이트 산화막의 제조공정을 도시한 공정 순서도를 도시한 것이며, 제9도는 본 발명에 의한 게이트 산화막의 완성된 평면구조를 도시한 평면도를 나타낸다.
상기 도면을 참조로 하여 본 발명에 의한 박막트랜지스터의 게이트 산화막 제조공정을 두 가지 경우로 나누어 살펴보고자 한다. 두 가지 경우 모두 기본 제조공정은 동일한 것으로 증착되는 물질에 다소 차이가 따를 뿐이다.
먼저 그 한가지로 탑 게이트형인 경우, 제5도를 참조하면, 절연기판(2) 상에 소정 두께의 반도체막(1)을 증착한다. 이때 상기 반도체막은 기본적으로 CVD법을 이용하여 실리콘을 증착시킨 것으로, 비정질 실리콘, 및 다결정 실리콘 중 선택된 어느 하나로 형성되며, 상기 절연기판은 유리, 석영, SiO2막, 사파이어 중 선택된 어느 하나로 형성한다. 특히 사파이어 기판의 경우, 그 위에 에피 실리콘의 증착도 가능할 수 있다.
제6도를 참조하면, 상기 반도체막(1)을 언더에치(underetch)시켜 상기 반도체막이 제1B도와 같은 형상을 갖도록 구성한다. 즉, 기판 전면에 상기 반도체막이 형성되록 하되 활성충이 형성될 부분은 두껍게 패터닝하고 그 외 부분은 얇게 패터닝시킨다.
제7도를 참조하면, 언더에치된 상기 반도체막(1B)을 완전히 분리되지 않은 상태에서 산화시켜 산화막(3)을 형성한다. 이때 상기 산화막(3)은 열 산화, 산소 플라즈마에 의한 산화 공정 중 선택된 어느 하나를 이용하여 SiO2로 형성한다. 열산화막을 이용하는 경우, 언더에칭 정도는 실리콘의 산화 비율에 의해 실리콘과 산소가 결합하여 소모되는 비율인 46% 보다도 약간 작은 40%선으로 한다. 즉, 에칭은 원래 1실리콘막 두께의 560%(최소)만을 한 후 열산화한다. 상기 열산화는 습식산화(wet oxidatuon) 또는 건식산화(dry oxidation)가 모두 가능하다. 이와 같이 열산화를 하게 되면 패터닝되어야 할 실리콘충은 상기 도면에 도시된 바와 같이 SiO2로 둘러싸이게 되고, 언더에치된 실리콘층이 산화막으로 될 두께만을 충분히 남겨 두었기 때문에 패턴간에도 확실하게 절연이 된다. 또한 패턴과 패턴 사이에 산화막인 SiO2층이 형성되었기 때문에 단차가 작아지게 되어 게이트나 금속배선의 단선불량을 줄일 수 있다는 장점을 가지게 된다. 상기 산화막의 특성 향상을 위해 PECVD, APCVD에 의한 산화막 또는 질화막을 형성하는 방법은 단독 혹은 복합적으로 사용하는 것도 가능하다.
제8도를 참조하면, 상기 형성된 게이트 절연막에 게이트를 형성하는 것으로 LPCVD로 620℃ 정도의 온도에서 형성한 다결정 실리콘을 900℃ 정도에서 POCl3을 확산시켜 먼저항 10Ω 이하의 저저항을 얻거나, 다결정 실리콘 상에 니켈, 물리브덴 등의 금속막을 증착하고 600℃ 이하에서 실리사이드를 형성하거나, 혹은 금속막만을 증착하여 게이트를 형성하는 방법 중 어느 하나를 형성한다.
그후 상기 절연기판 상에 형성된 게이트막(4)을 드라이 에칭하여 패터닝하게 된다.
한편, 바텀 게이트형이 경우는, 제5도 내지 제8도에서 도시된 바와 같이 절연 기판(2) 상에 소정의 두께의 금속막(1)을 증착한 뒤 상기 금속막(1)을 언더 에치시키고 언더 에치된 상기 금속막(1B)을 산화시켜 금속산화막(3)을 형성하면 상기 절연기판과 상기 금속막(1B) 계면에 취약점이 발생하지 않는다. 그후 상기 산화막(3) 상에 실리콘으로 된 활성층(4)을 형성한다.
이때 상기 금속막(1)은 알루미늄, 크룸, 및 탄탈륨중 선택된 하나 혹은 그 이상의 조합에 의해 형성되며, 상기 금속산화막은 산소 플라즈마에 의한 산화 혹은 양극산화공정 중 어느 하나로 형성한다. 또한 상기 절연기판(2)은 유리, 석영, 투명 플라스틱 중 선택된 어느 하나로 형성된다.
이후 탑 게이트형이나 바텀 게이트 형 모두, 충간 절연막 형성 공정, 콘택 홀 혈성 공정, 소스/드레인 전극 형성 등은 일반적인 반도체 소자 형성 공정과 차이가 없다.
상기 공정을 이용한 소자의 전체적인 평면구조는 제9도와 제10도와 같다. 제9도는 탑 게이트 형 소자의 경우를 나타낸 것이고, 상기 도면에 표시된 부재 번호 5와 6은 소스/드레이늠속 전극을 나타낸다. 즉, 상기 도면의 A-A'을 절단한 단면도는 제8도에 도시된 바와 같은 게이트 산화막 구조를 갖게 된다(소스/드레인 부분은 생략하여 간단히 표현함).
제10도는 바텀 게이트 형 소자의 경우를 나타내는 것으로 B-B'를 절단한 단면도는 제8도에 도시된 바와 같은 게이트 산화막 구조를 갖는다(소스/드레인 부분은 생략하여 간단히 표현함).
그 결과, 취약 부분에서 발생하는 게이트 형상의 이상이 없어질 뿐만 아니라 취약점을 보장하기 위한 다른 막질의 절연막을 도입하지 않음으로 해서 문턱전압(threshold voltage)의 변동에 따른 대비책도 필요 없게 된다. 이때 상기 게이트 산화막의 두께는 1000Å 정도로 형성되는데 상기 막의 두께는 두꺼울수록 게이트-드레인간에 발생할 수 있는 단선이나 누설 전류는 줄어들게 된다. 특히 다결정 실리콘 박막트랜지스터에 상기 게이트 산화막을 적용하는 경우에는 게이트 전류가 108A에서 1012A 정도로 현저하게 둘어들게 되므로 온 전류(on current)는 105A에서 103A 수준으로 증가하게 되어 박막트랜지스터의 특성을 향상시킬 수 있게 된다.
Claims (8)
- 절연기판 상에 소정 두께의 반도체막을 증착하는 공정과, 상기 반도체막을 언더에치시키는 공정과, 언더에치된 상기 반도체막을 산화시켜 산화막을 형성하는 공정과, 상기 산화막 상에 게이트를 형성하는 공정으로 이루어져 상기 절연기판과 반도체막의 계면에 취약부가 없도록 게이트 산화막을 형성하는 것을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.
- 제1항에 있어서, 상기 반도체막은 비정질 실리콘 및 다결정 실리콘 중 선택된 어느 하나로 형성됨을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법
- 제1항에 있어서, 상기 산화막은 열 산화, 산소 플라즈마에 의한 산화 공정 중 선택된 어느 하나로 형성됨을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.
- 제1항에 있어서, 상기 절연 기판은 유리, 석영, 사파이어 및 상기 반도체 상에 형성된 SiO2중 어느 하나로 형성됨을 특징으로 하는 박막트랜지스터의 게이틀 산화막 제조방법.
- 절연기판 상에 소정 두께의 금속막을 증착하는 공정과, 상기 금속막을 언더에치시키는 공정과, 언더에치된 상기 금속막을 산화시켜 금속산화막을 형성하는 공정과, 상기 산화막 상에 실리콘으로 된 활성충을 형성하는 공정으로 이루어져 상기 절연기판과 금속 계면에서의 취약부가 없도록 게이트 산화막을 형성하는 것을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.
- 제5항에 있어서, 상기 금속막은 알루미늄, 크롬, 및 탄탈륨 중 어느 하나 또는 혹은 그 이상의 조합에 의해 형성됨을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.
- 제5항에 있어서, 상기 금속산화막은 산소 플라즈마에 의한 산화공정 혹은 양극산화 공정 중 선택된 어느 하나로 형성됨을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법
- 제5항에 있어서, 상기 절연기판은 유리, 석영 및 투명 플라스틱 중 선택된 어느 하나로 형성됨을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.
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| AMND | Amendment | ||
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| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
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| GRNT | Written decision to grant | ||
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