KR0140781B1 - 캐패시터 구조 및 그 제조방법 - Google Patents
캐패시터 구조 및 그 제조방법Info
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Abstract
본 발명은 캐패시터의 구조 및 그 제조방법이 개시된다.
본 발명은 실리콘 기판에 형성된 필드 산화막상에 단위 셀 캐패시터 크기로 형성되고, 적어도 하나 이상의 연결부에 의해 전기적으로 상호 연결된 다수의 하판과; 상기 다수의 하판 각각의 측벽에 형성된 절연 스페이서와; 측벽에 절연 스페이서가 형성된 상기 다수의 하판 각각의 상부에 형성된 유전체막과; 상기 절연 스페이서와 상기 유전체막을 덮으면서 상기 다수의 하판상부쪽에 형성되고, 연결부에 의해 전기적으로 상호 연결된 다수의 상판으로 캐패시터를 구성한다.
따라서 본 발명은 다수의 하판 각각의 측벽에 절연 스페이서를 두껍게 형성하여 하판과 상판 사이에 발생하는 기생용량을 줄이므로써, 용량 오차 및 캐패시터의 크기를 감소시킬 수 있다. 그리고 단위 셀 캐패시터 크기로 상·하판을 다수개로 형성하고, 이들 각각의 연결부를 겹치지 않는 범위내에서 적어도 하나 이상으로 자유롭게 형성시킴에 의해 상·하판 전체 저항의 감소에 따른 주파수 특성을 향상시킬 수 있다.
Description
제 1 도는 종래 캐패시터의 평면도.
제 2 도는 제 1 도의 A-A'선을 따라 절단한 종래 캐패시터의 단면도.
제 3 도는 본 발명에 의한 캐패시터의 평면도.
제 4 도는 제 3 도의 A-A'선을 따라 절단한 본 발명의 캐패시터의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 11: 실리콘 기판 2, 12: 필드 산화막접합영역
3, 13: 하판 4, 14: 유전체막
5, 15: 상판 5A, 13A, 15A: 연결부
20: 절연 스페이서
본 발명은 칩 캐패시터와 같이 플래너(planar) 기술을 이용하는 콘덴서(condenser) 및 서브-마이크론 아날로그(sub-micron analogue) 반도체 제품 등에 적용가능한 캐패시터의 구조 및 그 제조방법에 관한 것으로, 특히 다수의 하판(bottom plate)을 연결부에 의해 각각 연결되도록 형성하고, 다수의 하판 각각의 측벽에 절연 스페이서(spacer)를 형성하고, 다수의 하판에 대응되는 다수의 상판(top plate)을 연결부에 의해 각각 연결되도록 형성하여 상·하판으로 구성된 다수의 단위 셀 캐패시터를 제작하므로써, 상·하판 사이에서 발생하는 기생용량을 줄이고, 상·하판의 저항을 감소시킬 수 있는 캐패시터의 구조 및 그 제조방법에 관한 것이다.
일반적으로, 아날로그 반도체 제품은 디지탈(digital) 반도체 제품에서 사용하는 트랜지스터와 저항 외에도 집전(condensing)과 잡음(noise)을 제거하는 역할을 주로하는 캐패시터를 기본 소자로 하여 회로를 구성하고 있다. 캐패시터의 주요 파라메터(parameter)로는 비율 정확도(ratio accuracy), 전압/온도 계수(voltage/temperature coefficient) 및 기생용량(parastic capacitance)을 들 수 있으며, 앞의 두 항목(비율 정확도 및 전압/온도 계수)은 공정 진행 정밀도나 물질에 관계된 것으로서 조절가능한 것이나, 기생용량은 구조상에 기인된 문제이며 기능(function) 오동작의 가장 큰 원인이기 때문에 근원적으로 줄일 수 있는 구조 및 공정을 개발하지 않으면 고집적회로에서 캐패시터 크기 감소는 기대하기 어렵다. 왜냐하면, 아날로그 회로에서 기본 용량은 기생용량의 약 10배 이상은 되어야 회로의 오동작을 방지할 수 있기 때문이다.
제 1 도는 종래 캐패시터의 평면도를 도시한 것이고, 제 2 도는 제 1 도의 A-A'선을 따라 절단한 종래 캐패시터의 단면도이다. 제 1 및 2 도를 참조하여 종래 캐패시터의 제조방법과 제조된 캐패시터의 문제점을 설명하면 다음과 같다.
실리콘 기판(1)의 소정부분에 필드 산화공정을 통하여 필드 산화막(2)을 형성한다. 필드 산화막(2)이 형성된 실리콘 기판(1)상에 폴리실리콘을 증착한 후 공핍용량(depletion capacitance)을 줄이기 위하여 고농도로 불순물을 도핑(doping)하고, 필드 산화막(2)상에만 폴리실리콘이 남아있도록 리소그라피 공정과 식각공정을 실시하여 필드 산화막(2)상에만 폴리실리콘으로 된 하나의 큰 하판(3)을 형성한다. 하판(3)을 포함한 실리콘 기판(1)상에 유전체막(4)을 형성하고, 그 상부에 다시 폴리실리콘을 증착한 후 불순물을 도핑하고, 하판(3)상에 단위 셀 캐패시터 크기로 폴리실리콘이 남아있도록 리소그라피 공정과 식각공정을 실시하여 다수의 상판(5)을 형성한다. 다수의 상판(5)을 형성할 때 설계룰에 따라 이웃한 상팜(5)이 제한적으로 상호 연결되도록 연결부(5A)를 둔다.
한편, 실리콘 기판(1)의 액티브 영역에 게이트 전극이 형성되도록 설계된 경우에, 상기 유전체막(4) 형성공정시 게이트 산화막을 동시에 형성할 수 있고, 상기 상판(5)형성공정시 게이트 전극을 동시에 형성을 형성할 수 있다.
상기 방법에서, 하판(3)을 넓게 제작하고 단위 셀 캐패시터 크기로 다수의 상판(5)을 형성하는 것은 일정 캐패시터를 만들어 놓고 금속배선 연결은 쉽게 하기 위해서이다. 그러나, 이는 연결부(5A)와 금속배선 연결을 위한 연장판(extension plate) 부위의 기생용량이 크며, 이를 줄이기 위하여 연결부(5A)도 좁게하게 되어 결국 상·하판(3 및 5)의 저항이 증가하게 되므로 아날로그 반도체 제품의 주파수 특성 저하를 초래하게 된다.
따라서, 본 발명은 기생용량을 줄이고, 상·하판의 저항을 감소시켜 아날로그 제품의 중요한 특성인 주파수 특성을 향상시킬 수 있는 캐패시터의 구조 및 그 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 캐패시터 구조는 실리콘 기판에 형성된 필드 산화막상에 단위 셀 캐패시터 크기로 형성되고, 적어도 하나 이상의 연결부에 의해 전기적으로 상호 연결된 다수의 하판과; 상기 다수의 하판 각각의 측벽에 형성된 절연 스페이서와;측벽에 절연 스페이서가 형성된 상기 다수의 하판 각각의 상부에 형성된 유전체막과; 상기 절연 스페이서와 상기 유전체막을 덮으면서 상기 다수의 하판상부쪽에 형성되고, 연결부에 의해 전기적으로 상호 연결된 다수의 상판으로 구성되는 것을 특징으로 한다.
본 발명의 캐패시터 제조방법은 필드 산화막이 형성된 실리콘 기판상에 폴리실리콘을 증착하고, 리소그라피 공정과 폴리실리콘 식각공정으로 상기 필드 산화막상에 적어도 하나 이상의 연결부에 의해 전기적으로 상호 연결되면서 단위 셀 캐패시터 크기로 다수의 하판을 형성하는 단계와; 상기 다수의 하판 각각의 측벽에 절연 스페이서를 형성하는 단계와; 상기 다수의 하판상에 유전체막을 형성하는 단계와; 상기 절연 스페이서와 상기 유전체막을 포함한 상기 실리콘 기판상에 폴리실리콘을 증착하고, 리소그라피 공정과 폴리실리콘 식각공정으로 상기 절연 스페이서와 상기 유전체막상에 연결부에 의해 전기적으로 상호 연결되도록 다수의 상판을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명에 의한 캐패시터의 평면도를 도시한 제 3 도와, 제 3 도의 A-A'선을 따라 절단한 본 발명의 캐패시터의 단면도를 도시한 제 4 도를 참조하여 본 발명에 의한 캐패시터의 제조방법을 설명하면 다음과 같다.
실리콘 기판(11)의 소정부분에 필드 산화공정을 통하여 필드 산화막(12)을 형성한다. 필드 산화막(12)이 형성된 실리콘 기판(11)상에 폴리실리콘을 증착한 후 공핍용량(depletion capacitance)을 줄이기 위하여 고농도로 불순물을 도핑(doping)하고, 필드 산화막(12)상에만 단위 셀 캐패시터 크기로 폴리실리콘이 남아있도록 리소그라피 공정과 식각공정을 실시하여 필드 산화막(12)상에 다수의 하판(13)을 형성한다. 하판(13)을 포함한 실리콘 기판(11)상에 절연물을 증착한 후 블랭켓(blanket) 식각공정을 통해 절연물을 식각하여 다수의 하판(13) 각각의 측벽에 절연 스페이서(20)를 형성한다. 측벽에 절연 스페이서(20)가 형성된 다수의 하판(13)을 포함한 실리콘 기판(11)상에 유전체막(14)을 형성하고, 그 상부에 다시 폴리실리콘을 증착한 후 불순물을 도핑하고, 단위 셀 캐패시터 크기로 형성된 다수의 하판(13) 각각에 대응되면서 다수의 하판(13) 각각이 둘러쌓이도록 폴리실리콘이 남아있게 리소그라피 공정과 식각공정을 실시하여 다수의 상판(15)을 형성한다.
다수의 하판(13)은 종래와는 달리 상호 이웃한 하판들(13)이 적어도 하나 이상의 연결부(13A)에 의해 전기적으로 연결되도록 형성된다. 이 연결부(13A)는 하판(13)과 동일한 물질이며, 하판(13)형성을 위한 식각공정으로 형성된다. 그리고, 다수의 상판(15)은 이웃한 하판들(13)을 전기적으로 상호 연결해 주는 적어도 하나 이상의 연결부(13A)에 직접 겹치지 않는 범위내에서 상호 이웃한 상판들(15)이 연결부(15A)에 의해 전기적으로 연결되도록 형성된다. 이 연결부(15A)는 상판(15)과 동일한 물질이며, 상판(15)형성을 위한 식각공정으로 형성된다. 일반적으로 단위 셀 캐패시터의 크기는 125 내지 625㎛2이고, 연결부(13A 및 15A)의 폭은 1 내지 2㎛이다. 따라서, 제 3 도에서는 이웃한 하판들(13)을 상호 연결해 주는 연결부(13A)를 2개씩만 도시하였으나, 단위 셀 캐패시터의 크기와 연결부의 폭을 고려할 때 필요한 개수만큼 자유롭게 늘릴수 있다. 이로인하여 연결저항은 무시할 정도로 작아 상·하판 전체 저항이 감소하게 된다.
절연 스페이서(20)는 화학기상증착기술로 산화물을 증착하고, 기생용량을 최소화 하기 위하여 가능한 스페이서를 크게 형성시키도록 식각공정을 실시하는 것이 바람직하다.
한편, 실리콘 기판(11)의 액티브 영역에 게이트 전극이 형성되도록 설계된 경우에, 상기 유전체막(14)형성공정시 게이트 산화막을 동시에 형성할 수 있고, 상기 상판(15)형성공정시 게이트 전극을 동시에 형성을 형성할 수 있다.
본 발명의 실시예에서는 상판과 하판이 모두 폴리실리콘으로 형성된 경우를 설명하였지만, 이에 한정되지 않고 다른 도전물을 사용하여도 된다.
상술한 바와 같이 본 발명은 다수의 하판 각각의 측벽에 절연 스페이서를 두껍게 형성하여 하판과 상판 사이에 발생하는 기생용량을 줄이므로써, 용량 오차 및 캐패시터의 크기를 감소시킬 수 있다. 그리고 단위 셀 캐패시터 크기로 상·하판을 다수개로 형성하고, 이들 각각의 연결부를 겹치지 않는 범위내에서 적어도 하나 이상으로 자유롭게 형성시킴에 의해 상·하판 전체 저항의 감소에 따른 주파수 특성을 향상시킬 수 있다.
Claims (8)
- 실리콘 기판에 형성된 필드 산화막상에 단위 셀 캐패시터 크기로 형성되고, 적어도 하나 이상의 연결부에 의해 전기적으로 상호 연결된 다수의 하판과,상기 다수의 하판 각각의 측벽에 형성된 절연 스페이서와,측벽에 절연 스페이서가 형성된 상기 다수의 하판 각각의 상부에 형성된 유전체막과,상기 절연 스페이서와 상기 유전체막을 덮으면서 상기 다수의 하판 상부쪽에 형성되고, 연결부에 의해 전기적으로 상호 연결된 다수의 상판으로 구성되는 것을 특징으로 하는 캐패시터.
- 제 1 항에 있어서,상기 다수의 하판과 상기 다수의 상판은 도전물로 형성된 것을 특징으로 하는 캐패시터.
- 제 1 항에 있어서,상기 다수의 하판과 상기 다수의 상판은 폴리실리콘으로 형성된 것을 특징으로 하는 캐패시터.
- 제 1 항에 있어서,상기 절연 스페이서는 산화물로 형성된 것을 특징으로 하는 캐패시터.
- 제 1 항에 있어서,상기 다수의 상판을 연결하는 상기 연결부는 상기 다수의 하판을 연결하는 상기 적어도 하나 이상의 연결부에 직접 겹치지 않게 형성된 것을 특징으로 하는 캐패시터.
- 캐패시터의 제조방법에 있어서,필드 산화막이 형성된 실리콘 기판상에 폴리실리콘을 증착하고, 리소그라피 공정과 폴리실리콘 식각공정으로 상기 필드 산화막상에 적어도 하나 이상의 연결부에 의해 전기적으로 상호 연결되면서 단위 셀 캐패시터 크기로 다수의 하판을 형성하는 단계와,상기 다수의 하판 각각의 측벽에 절연 스페이서를 형성하는 단계와,상기 다수의 하판상에 유전체막을 형성하는 단계와,상기 절연 스페이서와 상기 유전체막을 포함한 상기 실리콘 기판상에 폴리실리콘을 증착하고, 리소그라피 공정과 폴리실리콘 식각공정으로 상기 절연 스페이서와 상기 유전체막상에 연결부에 의해 전기적으로 상호 연결되도록 다수의 상판을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
- 제 6 항에 있어서,상기 하판을 형성하기 위해 증착하는 폴리실리콘은 고농도로 불순물을 도핑하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 6 항에 있어서,상기 다수의 상판을 연결하는 상기 연결부는 상기 다수의 하판을 연결하는 상기 적어도 하나 이상의 연결부에 직접 겹치지 않게 형성하는 것을 특징으로 하는 캐패시터 제조방법.
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| KR1019950007831A KR0140781B1 (ko) | 1995-04-04 | 1995-04-04 | 캐패시터 구조 및 그 제조방법 |
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| KR1019950007831A KR0140781B1 (ko) | 1995-04-04 | 1995-04-04 | 캐패시터 구조 및 그 제조방법 |
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| KR960039330A KR960039330A (ko) | 1996-11-25 |
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Family Applications (1)
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| KR1019950007831A KR0140781B1 (ko) | 1995-04-04 | 1995-04-04 | 캐패시터 구조 및 그 제조방법 |
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1995
- 1995-04-04 KR KR1019950007831A patent/KR0140781B1/ko not_active IP Right Cessation
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| KR960039330A (ko) | 1996-11-25 |
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