KR0139673B1

KR0139673B1 - 마이크로프로세서 인터페이스에 의한 정현파 pwm 신호 발생회로

Info

Publication number: KR0139673B1
Application number: KR1019950024200A
Authority: KR
Inventors: 정태진
Original assignee: 양승택; 한국전자통신연구소; 이준; 한국전기통신공사
Priority date: 1995-08-05
Filing date: 1995-08-05
Publication date: 1998-07-15
Also published as: KR970013708A

Abstract

본 발명은 마이크로 프로세서 인터페이스에 의한 정현파 PWM 신호발생회로에 관한 것으로서, 종래기술에서의 트랜지스터 인버터구동을 위한 PWM 신호는 온(ON)과 오프(OFF)의 비율(Duty Ratio)로 부하에 인가되는 전압의 크기(Amplitude)를 조정하고 있고, 인버터구조에 따라 6스텝, 12스텝의 계단파 형태로 정현파를 근사화하도록 함으로써 계단파 형태의 신호에 고조파(Harmonic Wave)가 많이 함유되어 정현파 입력을 필요로 하는 유도성부하의 제어효율을 저하시키는 문제점이 있었다.

이를 해결하기 위해 본 발명은 마이크로 프로세서 시스템과 데이타/어드레스 버스 및 제어버스와 인터페이스를 위한 버퍼와, U상, V상, W상의 정현파 데이타와 이 정현파에 따라 변조될 삼각파 캐리어 신호 데이타를 보관할 불휘발성 램과, 디지탈 데이타를 아날로그 신호로 변환하는 D/A 변환기와, 정현파 변조된 신호를 도통기간동안 출력하여 트랜지스터 인버터의 구동신호를 공급하기 위한 게이트 로직회로로 구성된 정현파 PWM 신호발생회로를 제공함으로서 유도성 부하의 제어효율을 향상시킬 수가 있는 것이다.

Description

마이크로 프로세서 인터페이스에 의한 정현파 PWM 신호발생회로

제1도는 인버터 제어 시스템 전체블럭도.

제2도는 정현파와 삼각파 캐리어신호를 비교하여 정현파 PWM 신호를 발생시키기 위한 원리도.

제3도는 각상의 시퀀스를 나타내는 180도 도통형 3상시퀀스도.

제4도는 본 발명의 정현파 PWM 신호발생회로의 블록 구성도.

제5도는 3상 정현파 각상의 절대치로서 디지탈화하여 램에 저장할 신호의 파형(U상, V상, W상).

제6도는 제3도와 같은 시퀀스를 발생하기 위한 3상 시퀀스발생회로.

본 발명은 산업용으로 광범위하게 응용되는 유도전동기(Induction Motor), 유도가열(Induction Heating)등 3상 유도성부하의 전압파 주파수를 제어하기 위하여 전력 트랜지스터 인버터의 펄스폭 변조(Pulse Width Modulation, PWM)신호를 마이크로 프로세서의 버스 인터페이스를 통하여 발생시키기 위한 마이크로 프로세서 인터페이스에 의한 정현판 PWM 신호 발생회로에 관한 것이다.

종래기술에서 트랜지스터 인버터구동을 위한 PWM 신호는 온(ON)과 오프(OFF]의 비율(Duty Ratio)로 부하에 인가되는 전압의 크기(Amplitude)를 조정하고 있고, 인버터구조에 따라 6스텝, 12스텝의 계단파 형태로 정현파를 근사화하도록 하고 있다.

이러한 계단파 형태의 신호는 고조파(Harmonic Wave)가 많이 함유되어 정현파 입력을 필요로 하는 유도성부하의 제어효율을 저하시키는 문제점이 있다.

상기 문제점을 해결하기 위하여 본 발명은 구동펄스 신호의 온(ON), 오프(OFF]비율을 조정하는 대신 펄스신호를 정현파로 변조하여 인버터를 구동하며, 정현파 PWM 신호를 유도성부하에 인가하여 정현파에 근접한 전류를 공급할 수 있도록 하기 위한 마이크로 프로세서 인터페이스에 의한 정현파 PWM 신호 발생회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 기술적 수단은, 전체 시스템을 제어하기 위한 마이크로 프로세서 시스템(100)과, 상기 마이크로 프로세서 시스템(100)에서 공급되는 디지탈신호의 전압을 아날로그신호의 전압크기로 변환하는 제1D/A변환기(500)와, 상기 제1D/A변환기(500)를 통해 변환된 입력전압의 크기에 비례하는 주파수의 기준클럭을 공급하는 클럭발생기(400)와, 상기 마이크로 프로세서 시스템(100)에서 공급되는 디지탈신호를 아날로그신호의 전압크기로 변환하는 제2D/A변환기(600)와, 입력된 메모리 어드레스 카운터의 어드레스를 디코딩하여 3상 부하(800)의 제어 시퀀스를 발생하는 3상 시퀀스 발생회로(300)와, 정현파 PWM 신호에 따라 구동되어 상기 3상 부하(800)에 정현파 전류를 공급하는 전력구동부(700)로 구성된 인버터 제어시스템에 있어서, 상기 클럭발생기(400)로부터 공급된 삼각파캐리어의 클럭신호를 정현파의 반주기동안 삼각파의 갯수에 따라 소정분주하는 주파수 분주수단과, 상기 주파수 분주수단을 통한 클럭신호에 따라 주소를 카운트하는 제1주소계수수단과, 상기 클럭발생기(400)로부터 공급된 삼각파캐리어의 클럭신호에 따라 주소를 카운트하는 제2주소계수수단과, 상기 마이크로 프로세서 시스템(100)과 데이타/어드레스버스 및 제어버스와 인터페이스를 하기 위한 버퍼링수단과, 상기 제1주소계수수단을 통해 카운트된 주소에 있는 3상 정현파의 데이타를 디지탈화하여 저장하는 제1저장수단과, 상기 제2주소계수수단을 통해 카운트된 주소에 있는 삼가파 데이타를 디지탈화하여 저장하는 제2저장수단과, 상기 3상부하(800)에 인가되는 전압의 크기를 가변시키기 위해 상기 제2D/A변환기(600)를 통해 공급되는 크기제어 전압신호에 따라 상기 제1저장수단에 저장된 정현파의 디지탈 데이타를 아날로그 전압신호로 변환하는 정현파용 제1D/A변환수단과, 상기 3상부하(800)에 인가되는 최대전압에 따라 고정된 기준전압을 받아 상기 제2저장수단에 저장된 삼각파의 디지탈 데이타를 아날로그 전압신호로 변환하는 삼각파용 제2D/A변환수단과, 상기 제1 및 제2D/A변환수단을 통해 각각 출력된 아날로그 전압신호의 레벨을 비교하는 비교수단과, 상기 비교수단을 통한 비교결과에 따라 상기 3상 시퀀스발생회로(300)의 도통기간 동안 정현파 PWM 신호를 출력하는 게이트 로직수단으로 구성된 것이다.

상기 버퍼링수단은 제1 내지 제3버퍼(230A-230C)로 구성되고, 상기에서 제3버퍼(230C)는 양방향버퍼로 구성된 것이다.

또한, 상기 제1저장수단은 U상, V상 및 W상 정현파 데이타를 디지탈화하여 각각 저장하는 U상 저장부, V상 저장부 및 W상 저장부(240A-240C)로 구성되고, 상기 제2저장수단은 삼각파 데이타를 디지탈화하여 저장하는 삼각파 저장부(245)로 구성된 것이며, 상기한 제1 및 제2저장수단은 비휘발성 램으로 구성된 것이다.

상기 제1D/A변환수단은 상기 제1저장수단의 각 상 저장부(240A-240C)에서 출력된 디지탈 데이타를 아날로그 전압신호로 변환하는 제1 내지 제3D/A 변환부(250A-250C)로 구성하고, 상기 비교수단은 상기 제1D/A 변환수단을 통해 변환된 U상, V상 및 W상의 아날로그 전압신호와 상기 제2D/A 변환수단을 통해 출력된 삼각파의 아날로그 전압신호를 비교하기 위해 제1 내지 제3비교부(260A-260C)로 구성된 것이다. 그리고 상기 게이트로직수단은 U상, V상 및 W상의 정현파 PWM 신호를 상기 3상 시퀀스 발생회로(300)의 180도 도통기간동안 각기 출력하기 위해 제1 내지 제3게이트 로직부(270A-270C)로 구성되어 있다.

이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

먼저, 본 발명이 적용되는 인버터제어시스템의 전체 블록 구성은, 제1도에 도시된 바와 같이 전체 시스템을 제어하기 위한 마이크로 프로세서 시스템(100)과, 상기 마이크로 프로세서 시스템(100)에서 공급되는 디지탈신호의 전압을 아날로그신호의 전압크기로 변환하는 제1D/A 변환기(500)와, 상기 제1D/A 변환기(500)를 통해 변환된 입력전압의 크기에 비례하는 주파수의 기준클럭을 공급하는 클럭발생기(400)와, 상기 마이크로 프로세서 시스템(100)에서 공급되는 디지탈신호를 아날로그신호의 전압크기로 변환하는 제2D/A 변환기(600)와, 입력된 메모리 어드레스 카운터의 어드레스를 디코딩하여 3상 부하(800)의 제어 시퀀스를 발생하는 3상 시퀀스 바생회로(300)와, 정현파 PWM 신호에 따라 구동되어 상기 3상 부하(800)에 정현파 전류를 공급하는 전력구동부(700)와, 상기 제1 및 제2D/A 변환기(500,600)를 통해 입력된 전압크기 신호와 주파수 입력신호를 받아 정현파와 삼각파 캐리어신호와 비교하여 정현파 형태로 변조된 펄스신호를 발생하여 상기 전력구동부(700)의 전력 트랜지스터(Q1-Q6)의 베이스단자에 공급함으로써 3상부하(800)에 정현파 전류를 공급하는 정현파 PWM 신호발생회로(200)로 구성된 것이다.

이와같이 구성된 인버터 제어시스템의 전체 동작을 설명하면 다음과 같다.

마이크로 프로세서 시스템(100)에서 3상부하(800)에 공급되는 주파수를 제어하기 위하여 제1D/A 변환기(500)를 통해 아날로그 신호의 주파수 제어신호를 V/F 콘버터로 구성된 클럭발생기(400)에 입력한다. 또한, 상기 마이크로프로세서 시스템(100)에서 3상부하(800)에 공급되는 전압의 크기(Amplitude)를 제어하기 위해 제2D/A 변환기(600)를 통해 아날로그 신호의 형태로 전압의 크기를 정현파 PWM 신호발생회로(200)에 입력한다.

따라서, 정현파 PWM 신호발생회로(200)는 상기 입력된 전압크기 신호와 주파수신호를 받아 정현파와 삼각파 캐리어신호와 비교하여 정현파 형태로 변조된 펄스신호(정현파 PWM 신호)를 발생하여 전력구동부(700)의 각 전력 트랜지스터(Q1-Q6) 베이스단자에 공급함으로써 3상부하(800)에 정현파 전류를 공급하게 된다.

이때, 상기 정현파 PWM 신호발생회로(200)를 통해 발생되는 정현파 PWM 신호의 발생원리는 제2도의 (a)에 도시된 바와 같이, 정현파의 한주기(180도)내에 삼각파 캐리어신호와 비교하여 정현파신호의 크기보다 작은 구간을 로직 하이레벨(High Level)로 하고 큰 구간을 로직 로우레벨(Low Level)로 설정하면 제2도의 (b)에 도시된 바와 같이 정현파의 크기에 따라 펄스폭이 점점 넓어지는 모양의 정현파 PWM 신호가 발생된다.

이와같이 발생된 정현파 PWM 신호가 유도성부하에 인가되면 정현파에 근사한 전류가 흐르게 된다.

한편, 마이크로 프로세서 시스템(100)은 어드레스/데이타 버스 및 제어 버스와 인터페이스하여 정현파 PWM 신호발생회로(200)내의 메모리의 내용을 변경하거나 확인을 할 수 있다. 이때, 상기 정현파 PWM 신호발생회로(200)내의 메모리는 불활성 램(Non-Volatile RAM)을 사용하는데, 그 이유는 일반적으로 기준 3상 시퀀스발생회로(300)에서 3상 정현파신호를 저장하기 위해 롬(ROM)을 사용함으로서 롬에 저장된 내용을 용이하게 변경할 수 없고, 또한 IC소켓을 사용하여 회로기판으로부터 분리하여 내용변경시 재프로그밍하여야 하는 불편한 점이 있어 유지보수면에서 어려운 문제점이 많기 때문이다.

따라서, 일반적인 램(Static RAM)과 같이 데이타 기록과 판독이 가능하고, 전원이 공급되지 않아도 저장된 데이타가 그대로 보존될 수 있는 불휘발성 램을 사용한다.

이에따라, 상기한 3상 시퀀스발생회로(300)는 3상(U상,V상,W상)부하(800)의 턴온(Turn-on) 시퀀스를 발생하기 위하여 정현파 PWM 신호발생회로(200)내에 있는 메모리 어드레스 카운터의 어드레스를 디코드한다.

이와같이 디코딩된 어드레스 카운터의 어드레스에 따라 제3도와 같이 180도 도통형 시퀀스 펄스 U(+), U(-), V(+), V(-), W(+), W(-)를 발생하여 정현파 PWM 신호발생회로(200)의 게이트 로직에 인가함으로써 도통기간(On Time)동안 정현파 PWM 신호를 출력한다. 이와같이 구성된 인버터 제어시스템에서 본 발명의 정현파 PWM 신호발생회로(200) 구성은 제4도에 도시된 바와 같이, 상기 클럭발생기(400)로부터 공급된 삼각파캐리어의 클럭신호를 정현파의 반주기(180도)동안 삼각파의 갯수에 따라 소정 분주하는 주파수 분주부(210)와, 상기 주파수 분주부(210)를 통한 클럭신호에 따라 주소를 카운트하는 제1주소계수부(220A)와, 상기 클럭발생기(400)로부터 공급된 삼각파캐리어의 클럭신호에 따라 주소를 카운트하는 제2주소계수부(220B)와, 상기 마이크로프로세서 시스템(100)과 데이타/어드레스버스 및 제어버스와 인터페이스를 하기 위한 제1 내지 제3버퍼(230A-230C)와, 상기 제1주소계수부(220A)를 통해 카운트된 주소에 있는 3상 정현파의 데이타를 디지탈화하여 각기 저장하기 위한 U상, V상 및 W상 저장부(240A-240C)와, 상기 제2주소계수부(220B)를 통해 카운트된 주소에 있는 삼각파 데이타를 디지탈화하여 저장하는 삼각파 저장부(245)와, 상기 3상부하(800)에 인가되는 전압의 크기를 가변시키기 위해 상기 제2D/A 변환기(600)를 통해 공급되는 크기제어전압신호에 따라 상기 U상, V상 및 W상 저장부(240A-240C)에 각각 저장된 정현파의 디지탈 데이타를 아날로그 전압신호로 변환하는 정현파용 제1 내지 제3D/A 변환부(250A-250C)와, 상기 3상부하(800)에 인가되는 최대전압에 따라 고정된 기준전압을 받아 상기 삼각파 저장부(245)에 저장된 삼각파의 디지탈 데이타를 아날로그 전압신호로 변환하는 삼각파용 제4D/A 변환부(255)와, 상기 제1 내지 제3D/A 변환부(250A-250C) 및 제4D/A 변환부(255)를 통해 각각 출력된 아날로그 전압신호의 레벨을 비교하기 위한 제1 내지 제3비교부(260A-260C)와, 상기 제1 내지 제3비교부(260A-260C)를 통한 비교결과에 따라 상기 3상 시퀀스발생회로(300)의 도통기간(Conduction period) 동안 정현파 PWM 신호를 출력하기 위한 제1 내지 제3게이트 로직부(260A-260C)로 구성된 것이다.

이와같은 정현파 PWM 신호발생회로의 구성에 의한 본 발명의 동작을 설명하면 다음과 같다.

제5도와 같이 3상 정현파(U,V,W상)의 절대치를 취하고 그 크기를 1(종축)로 하여 0도에서 180도(횡축)까지의 값을 256등분(8비트 분해능)하여 0.7도(180도/256)간격으로 정현파 값에 따라 0에서 255의 값으로 디지탈화하여 불휘발성 램을 사용한 U상, V상 및 W상 저장부(240A-240C)에 각각 저장한다.

따라서, 제5도의 횡축은 램의 번지, 종축은 램의 번지의 값이 된다.

그리고, 정현파 변조를 위하여 제2도의 (a)에 도시된 바와같은 삼각파의 한주기만을 상기와 같은 방법으로 0에서 255까지의 값으로 디지탈화하여 불휘발성 램을 사용한 삼각파 저장부(245)에 저장한다. 이때, 상기 정현파와 삼각파는 동일한 클럭신호로 동기시켜 상기 U상, V상 및 W상 저장부(240A-240C)와 삼각파 저장부(245)에 저장한다. 여기서, 삼각파 캐리어신호를 아나로그회로로 구성하지 않고 램에 그 값을 저장하는 것은 정현파와 삼각파의 비교시 두 신호의 동기를 맞추기 위해서이다.

한편, 정상적인 동작상태에서 삼각파캐리어의 클럭신호 fo가 입력되면 정현파의 반주기(180도)내에 삼각파의 갯수를 고려하여 캐리어클럭신호를 주파수분주부(210)에 의해 분주시킨다. 예를들어, 정현파 반주기내에 16개의 삼각파를 사용하고자 하면 캐리어 클럭신호를 16분주하면 된다.

따라서, 삼각파 저장부(245)는 캐리어 클럭신호가 직접 제2주소계수부(220B)에 입력되고, 이 캐리어 클럭신호를 삼각파 갯수로 나눈 주파수의 클럭신호는 제1주소계수부(220A)를 통하여 주소를 카운트한다.

상기에서 파형저장램인 U상, V상 및 W상 저장부(240A-240C)와 삼각파 저장부(245)는 해당번지의 파형데이타를 제1 내지 제3D/A 변환부(250A-250C)와 제4D/A 변환부(255)로 입력한다.

이에따라 3상 정현파데이타는 각각의 D/A 변환부(250A-250C)를 통하여 아날로그 전압신호로 변환되어 제1 내지 제3비교부(260A-260C)의 비반전단자에 입력되고, 삼각파 캐리어데이타는 해당 제4D/A 변환부(255)를 통하여 각각의 비교부(260A-260C)의 반전단자에 입력된다.

이와같이 입력된 아날로그 신호레벨을 제1 내지 제3비교부(260A-260C)를 통해 비교하여 비반전단자의 신호가 클때는 로직 하이레벨, 작을때는 로직 로우레벨신호의 정현파 PWM 신호를 출력한다.

이때, 각상(U상, V상, W상)의 정현파 PWM 신호는 로직 앤드(AND)게이트(미도시)로 구성된 제1 내지 제3게이트로직부(270A-270C)에 각각 입력되어 상기 제1 내지 제3게이트 로직부(270A-270C)를 통해 정현파 변조된 신호를 상기 제3도의 3상시퀀스의 도통기간 동안 출력하여 트랜지스터 인버터에 구동신호를 공급한다.

상기 도통기간 즉, 스위칭시퀀스는 120도 도통형과 180도 도통형 두가지 방법이 있는데, 본 발명에서 이용하는 180도 도통기간 동안 전력 구동부(700)의 트랜지스터(Q1-Q6)가 턴온되어 3상부하(800)에 전력이 공급된다.

상기 제1 내지 제3게이트로직부(270A-270C)에서 출력되는 PWM-U(+), PWM-U(-), PWM-V(+), PWM-V(-), PWM-W(+), PWM-W(-)이 제1도 트랜지스터 Q1, Q2, Q3, Q4, Q5, Q6의 베이스 단자에 입력된다.

그리고, 트랜지스터 Q1, Q3, Q4의 에미터 단자는 유도성 3상부하(800)의 U상, V상, W상에 각각 연결되어 정현파 PWM 신호를 공급한다.

한편, 상기 3상부하(800)에 공급되는 전압의 크기는 제4도의 제1 내지 제3D/A 변환부(250A-250C)의 기준입력단자(Vref)에 아날로그 제어전압을 인가함으로써 제어한다.

즉, 제4도의 U상, V상 및 W상 저장부(240A-240C)와 삼각파저장부(245)의 데이타 최대크기 255(HEX 0FFH)가 제1 내지 제4D/A 변환부(250A-250C,255)의 디지탈 입력단자에 인가되고, 전압제어입력이 기준전압 입력단자(Vref)에 가해진 전압과 곱해져 최종 아날로그 전압이 출력된다.

예를들어, 제1 내지 제3D/A 변환부(250A-250C)의 디지탈 입력이 200(HEX 0C8H)이고, 전압제어 입력이 5볼트이면 (200/255)×5=3.92볼트의 아날로그 전압이 출력된다. 이때, 삼각파용 제4D/A 변환부(255)의 기준입력단자(Vref)에는 제1도의 3상부하(800)에 인가되는 최대전압에 따라 고정된 전압이 인가된다.

또한, 상기 U상, V상, W상, 및 삼각파 저장부(240A-240C,245)에 저장된 데이타를 변경하거나 그 내용을 확인하고자 할 때는 각각의 칩선택(CS), 판독(RD), 기록(WR), 출력제어(OC), 방향(DIR)신호를 제1도 마이크로 프로세서 시스템(100)의 제어버스(Control Bus)로 제어하면서 데이타/어드레스버스를 통하여 인터페이스한다.

이때, 제1, 제2주소계수부(220A,220B)의 출력이 인터페이스용 제1, 제2버퍼(230A,230B)와 연결되지 않도록 상기 제1, 제2주소계수부(220A,220B)는 하이 임피던스 버퍼(High Impedance Buffer)로 2중 버퍼링을 하여야 한다.

제6도는 3상 스위칭 시퀀스를 발생시키기 위한 회로(300)로서, 그 구성은 상기 제1주소계수부(220A)로부터 출력된 카운팅된 어드레스를 디코딩하여 소정 카운트 어드레스일 때마다 클럭펄스를 하나씩 발생하기 위한 제1 내지 제3어드레스 디코더(310-320)와, 상기 제1 내지 제3어드레스 디코더(310-320)로부터 발생된 클럭펄스를 반전시켜 3상 시퀀스를 발생하는 제1 내지 제3D 플립플롭(340-360)으로 구성된 것이다.

이와같이 구성된 3상 시퀀스 발생회로(300)는 정현파 제1주소계수부(220A)로부터의 어드레스를 디코딩하여 카운트 어드레스가 0 또는 255, 85, 170일때마다 클럭펄스를 하나씩 발생시켜 제1 내지 제3D 플립플롭(340-360)으로 클럭펄스 입력시마다 D 플립플롭의 출력을 반전시킴으로써 3상 시퀀스(U(+)와 U(-), W(+)와 W(-), V(+)와 V(-))를 발생시킨다.

즉, 3상 시퀀스발생을 하기 위한 동작을 설명하면, 정현파의 반주기 180도는 어드레스 55에 해당하므로 U상은 0 또는 255마다 온/오프를 반복시키고, V상은 120도 즉, (120/180)*255=170마다, W상은 60도 즉, (60/180)*255=75에서 시퀀스를 반전시킨다. 즉, 각상의 시퀀스는 다음과 같은 방법으로 발생된다.

U상 시퀀스는 어드레스 카운트 신호를 제1어드레스 디코더(310)(예:8 to 1)로 디코드하여 0 또는 255일 때 펄스가 하나 발생한다. 이에따라 제1D 플립플롭(340)의 출력 Q를 초기에 하이(High)로 유지해 놓으면 U(+)는 하이, U(-)는 로우가 된다. 이 상태에서 상기 제1어드레스 디코더(310)의 출력으로부터 펄스를 하나 받으면 U(+)는 로우, U(-)는 하이가 된다.

이와같은 동작으로 W상과 V상의 시퀀스는 제2, 제3D 플립플롭(350,360)의 초기상태를 각각 하이로 유지해 놓고 어드레스가 85, 170일때마다 제2, 제3어드레스 디코더(320,330)로부터 펄스가 출력되어 제2, 제3D 플립플롭(350,360)의 출력이 하이에서 로우 또는 로우에서 하이로 바뀌게 된다. 이러한 동작으로 발생된 3상 시퀀스는 제3도에 도시된 바와 같다.

이상과 같이 본 발명은 종래기술에서와 같이 구동펄스 신호의 온/오프 비율을 조정하는 대신 펄스신호를 정현파로 변조하여 인버터를 구동하며, 정현파 PWM 신호를 유도성 부하에 인가하게 되면 정현파에 가까운 전류를 공급할 수가 있으므로 유도성 부하의 제어 효율을 향상시킬 수가 있는 것이다.

Claims

1. 전체 시스템을 제어하기 위한 마이크로 프로세서 시스템(100)과, 상기 마이크로 프로세서 시스템(100)에서 공급되는 디지탈 신호의 전압을 아날로그신호의 전압크기로 변환하는 제1D/A 변환기(500)와, 상기 제1D/A 변환기(500)를 통해 변환된 입력전압의 크기에 비례하는 주파수의 기준클럭을 공급하는 클럭발생기(400)와, 상기 마이크로 프로세서 시스템(100)에서 공급되는 디지탈신호를 아날로그신호의 전압크기로 변환하는 제2D/A 변환기(600)와, 입력된 메모리 어드레스 카운터의 어드레스를 디코딩하여 3상 부하(800)의 제어 시퀀스를 발생하는 3상 시퀀스 발생회로(300)와, 정현파 PWM 신호에 따라 구동되어 상기 3상 부하(800)에 정현파 전류를 공급하는 전력구동부(700)로 구성된 인버터 제어시스템에 있어서, 상기 클럭발생기(400)로부터 공급된 삼각파캐리어의 클럭신호를 정현파의 반주기동안 삼각파의 갯수에 따라 소정 분주하는 주파수 분주수단과, 상기 주파수 분주수단을 통한 클럭신호에 따라 주소를 카운트하는 제1주소계수수단과, 상기 클럭발생기(400)로부터 공급된 삼각파캐리어의 클럭신호에 따라 주소를 카운트하는 제2주소계수수단과, 상기 마이크로 프로세서 시스템(100)과 데이타/어드레스버스 및 제어버스와 인터페이스를 하기 위한 버퍼링수단과, 상기 제1주소계수수단을 통해 카운트된 주소에 있는 3상 정현파의 데이타를 디지탈화하여 저장하는 제1저장수단과, 상기 제2주소계수수단을 통해 카운트된 주소에 있는 삼각파데이타를 디지탈화하여 저장하는 제2저장수단과, 상기 3상부하(800)에 인가되는 전압의 크기를 가변시키기 위해 상기 제2D/A 변환기(600)를 통해 공급되는 크기제어 전압신호에 따라 상기 제1저장수단에 저장된 정현파의 디지탈 데이타를 아날로그 전압신호로 변환하는 정현파용 제1D/A 변환수단과, 상기 3상부하(800)에 인가되는 최대전압에 따라 고정된 기준전압을 받아 상기 제2저장수단에 저장된 삼각파의 디지탈 데이타를 아날로그 전압신호로 변환하는 삼각파용 제2D/A 변환수단과, 상기 제1 및 제2D/A 변환수단을 통해 각각 출력된 아날로그 전압신호의 레벨을 비교하는 비교수단과, 상기 비교수단을 통한 비교결과에 따라 상기 3상 시퀀스발생회로(300)의 도통기간 동안 정현파 PWM 신호를 출력하는 게이트 로직수단으로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현파 PWM 신호발생회로.

제1항에 있어서, 상기 버퍼링수단은 제1 내지 제3버퍼(230A-230C)로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제2항에 있어서, 상기 제3버퍼(230C)는 양방향버퍼로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제1항에 있어서, 상기 제1저장수단은 U상, V상 및 W상 정현파 데이타를 디지탈화하여 각각 저장하는 U상 저장부, V상 저장부 및 W상 저장부(240A-240C)로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제4항에 있어서, 상기 제1저장수단은 정현파 PWM 신호를 발생을 위해 3상 정현파의 반주기 동안 파형의 절대값이 0에서 255까지의 값으로 변환되어 저장되는 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제1항에 있어서, 상기 제2저장수단은 삼각파 데이타를 디지탈화하여 저장하는 삼각파 저장부(245)로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제6항에 있어서, 상기 제2저장수단은 삼각파의 한주기동안만 파형의 크기를 0에서 255까지의 값으로 변환하여 저장하는 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제4항 또는 제6항에 있어서, 상기 제1 및 제2저장수단은 비휘발성 램으로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제1항 또는 제4항에 있어서, 상기 제1D/A 변환수단은 상기 제1저장수단의 U상, V상 및 W상 저장부(240A-240C)에서 각각 출력된 디지탈 데이타를 아날로그 전압신호로 변환하는 제1 내지 제3D/A 변환부(250A-250C)로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제1항에 있어서, 상기 비교수단은 상기 제1D/A 변환수단을 통해 변환된 U상, V상 및 W상의 아날로그 전압신호와 상기 제2D/A 변환수단을 통해 출력된 삼각파의 아나로그 전압신호를 비교하기 위해 제1 내지 제3비교부(260A-260C)로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.

제1항에 있어서, 상기 게이트 로직수단은 U상, V상 및 W상의 정현파 PWM 신호를 상기 3상 시퀀스 발생회로(300)의 180도 도통기간동안 각기 출력하기 위해 제1 내지 제3게이트 로직부(270A-270C)로 구성된 것을 특징으로 하는 마이크로 프로세서 인터페이스에 의한 정현 PWM 신호발생회로.