KR0139257B1 - Quard-flat package for semiconductor device - Google Patents
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Abstract
리드의 선단부에 형성된 타이 바아를 포함하는 반도체 장치용 리드 프레임은 다층기판(2)을 전원리드(4) 및 GND 리드(5)에 접속하기 위해서 사용된다. 상기 리드를 다층기판의 전원 플레인 층(9) 및 GND 플레인 층(8)에 직접 접속하므로서 전원과 GND 의 인덕턴스는 저감될 수 있다. 그 결과,동시 동작에 따른 GND 바운스 노이즈도 저감될 수 있다. 게다가,전원 리드 및 GND리드는 협피치 접속시에도 피치에 관계없이 견고하게 접속될 수 있다.A lead frame for a semiconductor device including a tie bar formed at the tip of the lead is used to connect the multilayer board 2 to the power supply lead 4 and the GND lead 5. By directly connecting the leads to the power plane layer 9 and the GND plane layer 8 of the multilayer board, the inductance of the power supply and GND can be reduced. As a result, GND bounce noise due to simultaneous operation can also be reduced. In addition, the power supply lead and the GND lead can be firmly connected regardless of the pitch even at the narrow pitch connection.
Description
제 1 도는 종래의 반도체 장치용 쿼드-플랫 패키지의 단면도.1 is a cross-sectional view of a conventional quad-flat package for a semiconductor device.
제 2 도는 종래의 다른 예를 나타내는 반도체 장치용 쿼드-플랫 패키지의 단면도.2 is a cross-sectional view of a quad-flat package for a semiconductor device showing another conventional example.
제 3 도는 본 발명에 따른 한 실시예의 반도체 장치용 쿼드-플렛 패키지의 단면도.3 is a cross-sectional view of a quad-flat package for an embodiment of a semiconductor device in accordance with the present invention.
제 4 도는 제 3 도의 반도체 장치용 리드 프레임 선단부의 평면도.4 is a plan view of a lead frame tip of the semiconductor device of FIG.
제 5 도는 본 발명에 따른 제 2 실시예의 반도체 장치용 쿼드-플렛 패키지의 단면도.5 is a cross-sectional view of a quad-flat package for a semiconductor device of a second embodiment according to the present invention.
제 6 도는 제 5 도의 반도체 장치용 리드 프레임 선단부의 평면도.6 is a plan view of a lead frame leading end portion of the semiconductor device of FIG. 5;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
3a,3b : 미세 금속선, 4 : 전원 리드,3a, 3b: fine metal wire, 4: power lead,
5 : GND리드, 6a : GND 타이 바이,5: GND lead, 6a: GND tie-by,
6b : 전원 타이 바이, 7 : 신호리드,6b: power tie-by, 7: signal lead,
8 : GND 플레인 층, 9 : 전원 플레인 층,8: GND plane layer, 9: power plane layer,
10 : VIA 홀10: VIA Hall
산업상 이용 분야Industrial use field
본 발명은 다층기판을 내장한 반도체 장치용 쿼드-플랫 패키지(puad-flat package),특히 상기 패키지에 사용되는 리드 프레임의 형상 및 상기 프레임을 반도체 장치에 전기적으로 연결하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to quad-flat packages for semiconductor devices incorporating multilayer substrates, in particular the shape of lead frames used in the packages and methods of electrically connecting the frames to semiconductor devices.
종래의 기술 다층기판을 내장하고 트랜스퍼 성형된 종래의 반도체 장치용 쿼드-플랫 패키지는, 제 1 도에 도시된 바와 같이 다층기판의 표면이나 이면에 처리된 배선용 금속 패턴에 반도체 장치 리드 프레임 각각에 분리된 리드 프레임 선단부를 도전성 접착제를 통해, 또는 제 2 도에 도시된 바와 같이 미세 금속선을 통해 접속하는 구조이다. 어떠한 경우에도, 전원리드 및 GND 리드(ground lead)의 접속은 상술한 바와 같이 각각 분리된 리드의 각 선단부를 다층기판의 표면이나 이면에 형성된 배선용 금속 패턴에 연결함으로써 이루어진다. 따라서, 종래의 전원 플래인 층 및 GND 플레인 층을 가지는 다층기판은 이들 플레인 층과 다층기판의 표면이나 이면에 형성되어 있는 배선용 금속패턴을 접속하기 위한 VIA홀을 반드시 구비하고 있다. 상술한 바와 같이 다층기판을 내장하고 트랜스퍼 성형된 종래의 반도체 장치용 쿼드-플랫 패키지에서 리드 프레임 각각에 분리된 리드의 선단부는 다층기판의 표면이나 이면에 처리된 배선용 금속 패턴에 일대일 대응으로 접속되고 있다. 따라서, 다층기판의 전원 플레인 층이나 GND플레인 층과 다층기판의 표면이나 이면에 처리된 배선용 금속 패턴을 접속하기 위한 VIA 홀을 형성할 필요가 있다. 특히 다핀 패키지의 경우 각 배선용 금속 패턴의 간격이 협피지가 되어 VIA홀 및 배선용 금속 패턴도 미소하게 된다. VIA 홀의 직경 및 배선용 금속 패턴의 크기의 미소화는 접속부의 신뢰성에 영향을 미칠 뿐만 아니라 도전저항 및 인덕턴스를 증가시킨다. CMOS(complementary metal oxide semiconductor) 게이트 어레이의 동시 동작시 발생되는 GND 바운스 노이즈 (ground noise:▲v)가 ▲v=n·L·dl/dt＋R·I로 표현되는 경우, GND 인덕턴스의 저감은 노이즈 감소에 중요한 사항이 된다. 제 2 도에 도시된 바와 같이, 반도체 장치용 리드 프레임의 GND 가 되는 리드의 선단부와 다층기판이 미세 금속선을 통해 접속 될 경우, 더우기 미세 금속선에 의한 인덕턴스의 증가로 ▲v는 증가된다.Conventional Technology A quad-flat package for a semiconductor device incorporating and transferring molded multilayer boards is separated from each of the semiconductor device lead frames in a metal pattern for wiring processed on the surface or backside of the multilayer board as shown in FIG. The lead frame tip is connected via a conductive adhesive or through a fine metal wire as shown in FIG. In any case, the connection of the power lead and the GND lead is made by connecting the respective leading ends of the separated leads to the wiring metal pattern formed on the front surface or the back surface of the multilayer board as described above. Therefore, a conventional multilayer board having a power supply plane layer and a GND plane layer must be provided with a VIA hole for connecting these plane layers and the metal pattern for wiring formed on the surface or the back surface of the multilayer board. As described above, in the conventional quad-flat package for a semiconductor device in which a multilayer board is embedded and transferred, the leading end portions of the leads separated from each of the lead frames are connected in a one-to-one correspondence to the wiring metal patterns processed on the front and rear surfaces of the multilayer board. have. Therefore, it is necessary to form VIA holes for connecting the power supply plane layer or the GND plane layer of the multilayer board and the metal pattern for wiring to be processed on the surface or the back surface of the multilayer board. In particular, in the case of a multi-pin package, the spacing between the wiring metal patterns is narrowed so that the VIA holes and the wiring metal patterns are also minute. Micronization of the diameter of the VIA holes and the size of the metal pattern for the wiring not only affects the reliability of the connection but also increases the conductive resistance and inductance. When the GND bounce noise (▲ v) generated during the simultaneous operation of a complementary metal oxide semiconductor (CMOS) gate array is represented by v = n · L · dl / dt + R · I, the reduction of the GND inductance reduces the noise. This is important. As shown in FIG. 2, when the leading end of the lead, which is the GND of the lead frame for the semiconductor device, and the multi-layer substrate are connected through the fine metal wire, ▲ v is increased due to the increase in inductance caused by the fine metal wire.
[발명의 요약][Summary of invention]
본 발명의 목적은 GND 바운스 노이즈를 감소시키기 위해 배선용 전원 인덕턴스를 저감하고 리드 프레임과 다층기판 사이의 협피지에 형성된 접속부의 신뢰성을 향상시키는 것이다. 본 발명에 따른 반도체 장치용 쿼드-플렛 패키지는, 전원 리드나 GND 리드의 선단부가 두 개 이상 형성되고 상기 선단부가 연질 땝납이나 저융점 합금 재료를 통해 다층기판에 형성된 전원 플레인 층이나 GND 플레인 층에 직접 접속되는 반도체 장치용 리드 프레임을 포함한다.SUMMARY OF THE INVENTION An object of the present invention is to reduce the power supply inductance for wiring in order to reduce the GND bounce noise and to improve the reliability of the connection portion formed in the narrow paper between the lead frame and the multilayer board. In the quad-flat package for semiconductor devices according to the present invention, two or more tip portions of a power lead or a GND lead are formed, and the tip portion is formed on a power plane layer or a GND plane layer formed on a multilayer board through a soft solder or a low melting point alloy material. And a lead frame for a semiconductor device that is directly connected.
양호한 실시예의 경우For the preferred embodiment
다음에 본 발명에 대해 도면을 참조해서 설명한다. 제 3 도는 GND의 인덕턴스 저감을 목적으로 하는 본 발명에 따른 반도체 장치용 쿼드-플렛 패키지의 한 실시예의 단면도이다. 반도체 소자 (1)를 다층기판 (2) 상에 형성된 장착부에 장착하고, 다층기판(2)상의 배선용 금속 패턴과 반도체 소자(1)상의 전극 패드를 미세 금속선 (3a)을 통해 접속하고 있다. 더우기 제 4 도에 도시된 바와 같이 GND가 되는 리드의 선단부(5)만이 다층기판(2)의 GND 플레인 층(8)에 연결되고 신호 리드 및 전원 리드가 되는 리드의 선단부 (4)는 리드 선단부(5)의 접속부인 GND 타이 바아에 연질 땜납이나 저융점 금속 재료를 통해 직접 접속되고 있다. 신호 리드 (7) 및 전원 리드(4)는 다층기판(2)의 표면 외 주부에 형성된 배선용 금속 패턴에 미세 금속선 (32)을 통해 접속되어 있다.Next, the present invention will be described with reference to the drawings. 3 is a cross-sectional view of one embodiment of a quad-flat package for a semiconductor device according to the present invention for the purpose of reducing the inductance of GND. The semiconductor element 1 is mounted on a mounting portion formed on the multilayer board 2, and the wiring metal pattern on the multilayer board 2 and the electrode pads on the semiconductor element 1 are connected via the fine metal wire 3a. Furthermore, as shown in FIG. 4, only the leading end 5 of the lead, which becomes GND, is connected to the GND plane layer 8 of the multilayer board 2, and the leading end 4 of the lead, which becomes the signal lead and the power lead, is the lead leading end. It is directly connected to the GND tie bar which is the connection part of (5) via soft solder or a low melting metal material. The signal lead 7 and the power supply lead 4 are connected to the metal pattern for wiring formed on the outer periphery of the multilayer substrate 2 via a fine metal wire 32.
마지막으로, 반도체 소자(1) 및 다층기판(2), 금속선(3a,3b)을 보호하기 위해 패키지에 트랜스퍼 성형을 행한다.Finally, transfer molding is performed on the package to protect the semiconductor element 1, the multilayer substrate 2, and the metal wires 3a and 3b.
제 5 도는 GND 및 전원의 인덕턴스 저감을 목적으로 하는 본 발명에 따른 제 2 실시예의 반도체 장치용 쿼드-플랫 패키지의 단면도이다. GND플레인 층(8) 아래에 부분적으로 라미네이트된 GND 플레인층 (8) 및 전원 플레인 층(9)을 포함하는 다층기판(2)과 제 6 도에 도시된 바와 같이 전원 리드 (4)의 선단부 만이 리드 프레임에 연결되고 신호 리드(7) 및 GND리드(5)는 각각 분리되며 신호 리드(7)보다 GND(5)가 긴 반도체 장치용 리드 프레임으로 제 2 실시예의 쿼드-플렛 패키지를 구성한다. 여기서 다층기판(2)과 리드프레임을 접속하기 위해,전원리드(4)의 선단부가 연결되는 전원 타이 바아 (6b)는 연질 땜납이나 저융점 금속재료를 통해 다층기판(2)의 전원 플레인층(9)에 접속되며, 동시에 GND리드(5)의 선단부는 연질 땜납이나 저융점 금속 재료를 통해 다층기판(2)의 GND플레인 층(8)에 접속된다. 신호 리드(7)에 있어서, 신호 리드(7)의 선단부는 미세 금속선 (3b)을 통해 다층기판(2)의 표면 외주부 상에 형성된 배선용 금속 패턴에 접속된다. 마지막으로, 기판(2)과 리드 프레임은 제 1 실시예와 동일한 방법으로 트렌스퍼 성형된다. 두 실시예에서, 다층기판의 외형 코너부는 응력 집중을 방지하기 위해서 0.5mm이상의 반경으로 둥글게 되어 있다. 이상에서 설명한 바와 같이, 본 발명은 GND 타이 바아 또는 전원 타이 바아를 포함하는 반도체 장치용 리드 프레임을 사용하며, 이들 타이 바아와 다층기판의 GND 플레인 층 또는 전원 플레인 층을 VIA 홀 및 배선용 금속 패턴을 통하지 않고 직접 접속하거나 GND리드의 각각 분리된 선단부와 GND 플레인 층을 VIA홀 및 배선용 금속 패턴을 통하지 않고 직접 접속함으로써 종래의 VIA 홀부의 인덕턴스 약 0.2nH와 배선용 금속 패턴부의 인덕턴스 약 0.5nH를 저감할 수 있다. 또한, 도전 저항도 수십 Ω정도의 저감을 기대할 수 있다. 더우이 협피지의 접속이 요구되는 경우에도 리드 접속부의 신뢰성이 VIA 홀이나 배선용 금속 패턴을 사용하여 형성된 접속부와 비교할 수 있을 만큼 현저하게 향상되고 있다.5 is a cross-sectional view of a quad-flat package for a semiconductor device of a second embodiment according to the present invention for the purpose of reducing the inductance of the GND and the power supply. Only the leading end of the power supply lead 4 as shown in FIG. 6 and the multilayer substrate 2 comprising the GND plane layer 8 and the power plane layer 9 partially laminated below the GND plane layer 8 The lead frame for the semiconductor device connected to the lead frame, the signal lead 7 and the GND lead 5 are separated, and the GND 5 longer than the signal lead 7 constitutes the quad-flat package of the second embodiment. Here, in order to connect the multilayer board 2 and the lead frame, the power tie bar 6b to which the leading end of the power lead 4 is connected is connected to the power plane layer of the multilayer board 2 through a soft solder or a low melting point metal material. 9), and at the same time, the leading end of the GND lead 5 is connected to the GND plane layer 8 of the multilayer substrate 2 via soft solder or a low melting point metal material. In the signal lead 7, the tip end of the signal lead 7 is connected to the wiring metal pattern formed on the surface outer periphery of the multilayer board 2 via the fine metal wire 3b. Finally, the substrate 2 and the lead frame are transfer molded in the same manner as in the first embodiment. In both embodiments, the outer corners of the multilayer board are rounded to a radius of 0.5 mm or more to prevent stress concentration. As described above, the present invention uses a lead frame for a semiconductor device including a GND tie bar or a power tie bar. The GND plane layer or the power plane layer of the tie bar and the multi-layer board may be formed using a VIA hole and a metal pattern for wiring. Direct connection between GND lead and GND plane layer, respectively, without direct connection or through separate VND hole and wiring metal pattern can reduce the inductance of conventional VIA hole part about 0.2nH and inductance about 0.5nH of metal pattern part for wiring. Can be. In addition, a reduction in conductivity of several tens of kΩ can be expected. In addition, even when the connection of narrowing paper is required, the reliability of the lead connecting portion is remarkably improved as compared with the connecting portion formed using the VIA hole or the metal pattern for wiring.
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