JPH0870090A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

Info

Publication number
JPH0870090A
JPH0870090A JP6204705A JP20470594A JPH0870090A JP H0870090 A JPH0870090 A JP H0870090A JP 6204705 A JP6204705 A JP 6204705A JP 20470594 A JP20470594 A JP 20470594A JP H0870090 A JPH0870090 A JP H0870090A
Authority
JP
Japan
Prior art keywords
integrated circuit
die pad
lead frame
semiconductor integrated
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6204705A
Other languages
Japanese (ja)
Inventor
Tomoya Aizawa
智哉 相沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP6204705A priority Critical patent/JPH0870090A/en
Publication of JPH0870090A publication Critical patent/JPH0870090A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

PURPOSE: To reduce inductance and electric resistance i.n the power supply route to the outside of a semiconductor integrated circuit. CONSTITUTION: A die pad D is connected with wiring relating to an external power supply of a semiconductor integrated circuit, through a die pad finger part and a die pad lead part. The two-dimensionally spreading form of the die pad D has a small inductance. Further the die pad D is connected with the wiring relating to the external power supply, by using an outer peripheral wiring region lead frame E which constitutes a form containing at least the region between a signal lead frame L and the chip mounting part of the die pad D. Wiring from an integrated circuit chip C to a die pad D and the outer peripheral wiring region lead frame E is rather easy, and a plurality of wirings are possible, so that inductance and electric resistance can be reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、集積回路パッケージに
封止されたその集積回路チップへと論理回路等を作り込
むようにした半導体集積回路に係り、特に、製造コスト
を抑えながら、当該半導体集積回路の外部から前記集積
回路チップへの電源経路でのインダクタンスや電流抵抗
をより低減し、スイッチングノイズを抑える等、電気的
な特性を向上することができる半導体集積回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit in which a logic circuit or the like is formed in an integrated circuit chip sealed in an integrated circuit package, and more particularly, to reduce the manufacturing cost of the semiconductor integrated circuit. The present invention relates to a semiconductor integrated circuit capable of improving electrical characteristics such as reducing inductance and current resistance in a power supply path from outside the integrated circuit to the integrated circuit chip and suppressing switching noise.

【０００２】[0002]

【従来の技術】電子回路の集積回路化は、その全体の小
型化や、信頼性の向上、消費電力の低減等の多くの利点
を有している。又、近年ますます、半導体集積回路の集
積度が向上され、作り込まれるトランジスタ数や論理ゲ
ート数が増加されている。例えば、より微細な集積回路
チップの製造が可能となり、単位面積当りに作り込むこ
とができるトランジスタ数等が増加され、半導体集積回
路の集積度も向上されているものである。2. Description of the Related Art An integrated circuit of an electronic circuit has many advantages such as miniaturization of the whole, improvement of reliability and reduction of power consumption. Further, in recent years, the degree of integration of semiconductor integrated circuits has been improved, and the number of transistors and the number of logic gates to be built have been increased. For example, finer integrated circuit chips can be manufactured, the number of transistors that can be formed per unit area is increased, and the degree of integration of semiconductor integrated circuits is improved.

【０００３】又、このように集積度が向上され、半導体
集積回路に作り込まれる回路規模が増大されると、ほぼ
これに比例して、その半導体集積回路の外部から入出力
される信号数が増大するものである。又、このような入
出力する信号の増大に伴って、その半導体集積回路のパ
ッケージに設けられる入出力ピンの数も増大されるもの
である。一方、集積回路チップに設けることができる入
出力ピンの数は、その配置形態やそのピッチ（間隔）、
又その集積回路パッケージの外寸等に依存するものであ
る。Further, as the degree of integration is improved and the scale of a circuit incorporated in a semiconductor integrated circuit is increased, the number of signals input / output from / to the outside of the semiconductor integrated circuit is almost in proportion to this. It will increase. Further, as the number of input / output signals increases, the number of input / output pins provided in the package of the semiconductor integrated circuit also increases. On the other hand, the number of input / output pins that can be provided on the integrated circuit chip depends on the arrangement form, the pitch (interval),
It also depends on the external dimensions of the integrated circuit package.

【０００４】例えば、従来からユーザに提供される集積
回路のパッケージ形態には、例えば、表面実装型パッケ
ージとして、ＱＦＰ（quad flat package ）パッケージ
や、ＰＬＣＣ（plastic leaded chip carrier ）パッケ
ージ等がある。又、挿入型パッケージとしては、ＤＩＰ
（dual in line package）パッケージや、ＰＧＡパッケ
ージ等がある。このような種々のパッケージ形態にあっ
て、例えば前記挿入型パッケージの前記ＤＩＰパッケー
ジ等では、その入出力ピン数は数十ピン程度である。一
方、前記ＱＦＰパッケージの集積回路では、百数十ピン
以上ものピン数のものもある。例えば、現在では、２４
０ピンや３０４ピンのものまである。For example, as a package form of an integrated circuit conventionally provided to a user, there are a surface mounting type package such as a QFP (quad flat package) package and a PLCC (plastic leaded chip carrier) package. As an insert type package, DIP
(Dual in line package) package, PGA package, etc. In such various package forms, for example, in the DIP package of the insertion type package, the number of input / output pins is about several tens of pins. On the other hand, in the QFP package integrated circuit, there are some integrated circuits with a pin count of 100 or more pins. For example, now it is 24
There are 0 and 304 pins.

【０００５】図６は、従来からのＱＦＰパッケージにお
ける入出力ピンの構造図である。FIG. 6 is a structural diagram of input / output pins in a conventional QFP package.

【０００６】この図６においては、半導体集積回路１の
その集積回路パッケージ３には、論理回路等が作り込ま
れた集積回路チップＣが封止されている。該集積回路チ
ップＣには、当該半導体集積回路１の外部からの電源供
給や、信号入出力のための電気的な接続に用いるパッド
Ｐが、その表面に多数設けられている。一方、前記集積
回路パッケージ３には、当該半導体集積回路１の外部か
らの電源供給や信号入出力のために用いる、多数の信号
リードフレームＬが設けられている。In FIG. 6, the integrated circuit package 3 of the semiconductor integrated circuit 1 is encapsulated with an integrated circuit chip C having a logic circuit and the like built therein. The integrated circuit chip C is provided with a large number of pads P used for power supply from the outside of the semiconductor integrated circuit 1 and for electrical connection for signal input / output on its surface. On the other hand, the integrated circuit package 3 is provided with a large number of signal lead frames L used for power supply and signal input / output from the outside of the semiconductor integrated circuit 1.

【０００７】ここで、該信号リードフレームＬにおい
て、前記集積回路パッケージ３の外側をリード部Ｌb と
称する。又、このリード部Ｌb から前記集積回路チップ
Ｃ側を、特にフィンガ部Ｌa と称する。Here, in the signal lead frame L, the outside of the integrated circuit package 3 is referred to as a lead portion Lb. The side of the integrated circuit chip C from the lead portion Lb is particularly referred to as a finger portion La.

【０００８】前記半導体集積回路１において、前記集積
回路チップＣは、前記集積回路パッケージ３中にあっ
て、ダイパッドＤ上に搭載されている。該ダイパッドＤ
は、前記信号リードフレームＬのいずれに対しても、通
常は未接続となっているものである。又、該フィンガ部
Ｌa の前記リード部Ｌb の反対側は、ボンディングワイ
ヤＷにて、前記集積回路チップＣ上の前記パッドＰに接
続されている。In the semiconductor integrated circuit 1, the integrated circuit chip C is mounted on the die pad D in the integrated circuit package 3. The die pad D
Is normally unconnected to any of the signal lead frames L. The side of the finger portion La opposite to the lead portion Lb is connected to the pad P on the integrated circuit chip C by a bonding wire W.

【０００９】ここで、例えばこの図６に示されるような
ＱＦＰパッケージにあっては、前記入出力ピン、即ち前
記信号リードフレームＬの本数を増加させようとした場
合、該信号リードフリームＬの配置ピッチ（間隔）をよ
り狭くしなければならず、該信号リードフレームＬの太
さ自体細くしなければならない。あるいは、前記集積回
路パッケージ３の外径寸法を大きくし、前記信号リード
フレームＬを設ける四方の各辺の寸法を大きくしなけれ
ばならない。このように前記集積回路パッケージ３の寸
法を大きくすると、前記フィンガ部Ｌa の長さや前記リ
ード部Ｌb の長さが長くなってしまう。Here, for example, in the QFP package as shown in FIG. 6, when an attempt is made to increase the number of the input / output pins, that is, the signal lead frames L, the arrangement of the signal lead fleem L is arranged. The pitch (spacing) must be narrower, and the thickness of the signal lead frame L itself must be thinner. Alternatively, it is necessary to increase the outer diameter of the integrated circuit package 3 and increase the size of each side on which the signal lead frame L is provided. When the size of the integrated circuit package 3 is increased as described above, the length of the finger portion La and the length of the lead portion Lb become long.

【００１０】このように前記集積回路パッケージ３に設
けようとする前記信号リードフレームＬの本数を増加さ
せようとした場合、前記信号リードフレームＬのピッチ
を狭くすると、該信号リードフレームＬの太さが細くな
ってしまい、該信号リードフレームＬのインダクタンス
や電気抵抗が増大してしまう。又、このように前記信号
リードフレームＬの本数増加のため、前記集積回路パッ
ケージ３の寸法を大きくした場合にあっても、前記フィ
ンガ部Ｌa や前記リード部Ｌb の長さの延長にて、該信
号リードフレームＬのインダクタンスや電気抵抗は増大
してしまうものである。As described above, when the number of the signal lead frames L to be provided in the integrated circuit package 3 is increased, if the pitch of the signal lead frames L is narrowed, the thickness of the signal lead frames L is reduced. Becomes thinner, and the inductance and electric resistance of the signal lead frame L increase. Further, due to the increase in the number of the signal lead frames L in this way, even when the size of the integrated circuit package 3 is increased, the extension of the lengths of the finger portions La and the lead portions Lb causes The inductance and electric resistance of the signal lead frame L will increase.

【００１１】このように該信号リードフレームＬのイン
ダクタンスが増大してしまうと、その電気的な特性が低
下してしまうものである。例えば、前記半導体集積回路
１の外部から電源供給に用いる前記信号リードフレーム
Ｌのインダクタンスが増大してしまうと、スイッチング
ノイズが増加してしまう。次式に示すとおり、スイッチ
ングノイズ電圧Ｖsnは、その配線のインダクタンスＬに
比例するものである。If the inductance of the signal lead frame L increases in this way, its electrical characteristics will deteriorate. For example, if the inductance of the signal lead frame L used for power supply from the outside of the semiconductor integrated circuit 1 increases, switching noise will increase. As shown in the following equation, the switching noise voltage Vsn is proportional to the inductance L of the wiring.

【００１２】Ｖsn＝Ｌ×（di／dt） …（１）Vsn = L × (di / dt) (1)

【００１３】又、このようにその信号リードフレームＬ
の本数を増加させるために、このように該信号リードフ
レームＬに関する電気抵抗が増大してしまうと、その電
気的な特性が低下してしまうものである。この場合、ス
イッチングノイズが発生するだけでなく、電源のレギュ
レーション低下によって出力バッファの駆動能力が低下
してしまったり、その信号リードフレームＬを伝達する
信号の速度が低下してしまう等の問題が生じてしまう。Further, in this way, the signal lead frame L
If the electrical resistance of the signal lead frame L increases in this way in order to increase the number of lines, the electrical characteristics will deteriorate. In this case, not only switching noise is generated, but also the driving capability of the output buffer is reduced due to the poor regulation of the power supply, and the speed of the signal transmitted through the signal lead frame L is reduced. Will end up.

【００１４】このような前記信号リードフレームＬに関
するインダクタンスを低減するために、該信号リードフ
レームＬ内に平面状の電源層やグランド層を内蔵すると
いう技術がある。これは、前記信号リードフレームＬを
金属多層構造とし、信号等の入出力に用いる層とは独立
した層として、電源層又グランド層を設けることで、特
に電源系やグランド系の自己インダクタンスを低減する
というものである。In order to reduce the inductance related to the signal lead frame L, there is a technique of incorporating a planar power supply layer or ground layer in the signal lead frame L. This is because the signal lead frame L has a metal multi-layer structure, and a power supply layer or a ground layer is provided as a layer independent of a layer used for inputting / outputting a signal or the like, and in particular, the self-inductance of the power supply system or the ground system is reduced. Is to do.

【００１５】[0015]

【発明が達成しようとする課題】しかしながら、前記信
号リードフレームを金属多層構造とする場合、当然なが
ら、このような金属多層構造を構成するためのコストが
増大してしまう。例えば、通常の単層構造のものに比
べ、そのコストが２〜３倍程度まで増大してしまう場合
もある。However, when the signal lead frame has a metal multi-layer structure, the cost for constructing such a metal multi-layer structure naturally increases. For example, the cost may be increased by a factor of 2 to 3 as compared with a normal single layer structure.

【００１６】又、このような前記信号リードフレームＬ
に関するインダクタンスや電気抵抗を抑えるために、比
較的簡単な方法として、電源供給のためのリード・フレ
ームを、複数本用いることがある。しかしながら、この
場合には、該信号リードフレームＬの活用効率が低下し
てしまう。Further, such a signal lead frame L
As a relatively simple method for suppressing the inductance and electric resistance related to the above, a plurality of lead frames for power supply may be used. However, in this case, the utilization efficiency of the signal lead frame L is reduced.

【００１７】又、前記図６において、前記信号リードフ
レームＬと前記パッドＰを接続する前記ボンディングワ
イヤＷの本数を増加させることで、少しでもインダクタ
ンスや電気抵抗を低減することも考えられる。即ち、１
本の前記信号リードフレームＬに対して、複数の前記パ
ッドＰから複数の前記ボンディングワイヤＷで接続する
というものである。しかしながら、前記信号リードフレ
ームＬはその本数の増大に伴なって細くなる傾向があ
り、複数の前記ボンディングワイヤＷを接続することが
困難になる。Further, in FIG. 6, it is possible to reduce the inductance and electric resistance as much as possible by increasing the number of the bonding wires W connecting the signal lead frame L and the pad P. That is, 1
The signal lead frame L of the book is connected from the pads P to the bonding wires W. However, the signal lead frame L tends to become thinner as the number of the signal lead frames L increases, and it becomes difficult to connect a plurality of the bonding wires W.

【００１８】本発明は、前記従来の問題点を解決するべ
くなされたもので、製造コストを抑えながら、組み込む
集積回路チップから半導体集積回路の外部への電源経路
でのインダクタンスや電気抵抗をより低減し、スイッチ
ングノイズを抑える等、電気的な特性を向上することが
できる半導体集積回路を提供することを目的とする。The present invention has been made to solve the above conventional problems, and further reduces the inductance and the electric resistance in the power supply path from the integrated circuit chip to be incorporated to the outside of the semiconductor integrated circuit while suppressing the manufacturing cost. However, it is an object of the present invention to provide a semiconductor integrated circuit capable of improving electrical characteristics such as suppressing switching noise.

【００１９】[0019]

【課題を達成するための手段】本発明は、当該半導体集
積回路の外部からの電源供給や信号入出力のための電気
的な接続に用いるパッドを、その表面に設けた集積回路
チップと、該集積回路チップをそのダイパッドチップ搭
載部へ搭載すると共に、そのダイパッドフィンガ部及び
そのダイパッドリード部を経て、当該半導体集積回路の
外部の電源に関する配線に電気的に接続されるダイパッ
ドと、該ダイパッドと、前記集積回路チップの電源に関
するパッドとを接続するボンディングワイヤと、その信
号フィンガ部及びその信号リード部を経て、当該半導体
集積回路の外部からの信号入出力のために電気的に接続
される信号リードフレームと、該信号リードフレーム
と、前記集積回路チップの信号入出力に関するパッドと
を接続するボンディングワイヤと、前記信号リードフレ
ームと前記ダイパッドチップ搭載部との間の領域の少な
くとも一部をも、その外周配線領域フィンガ部が占有す
るようにされた、該外周配線領域フィンガ部及びその外
周配線領域リード部を経て、当該半導体集積回路の外部
の電源に関する配線に接続される外周配線領域リードフ
レームと、該外周配線領域リードフレームと、前記集積
回路チップの電源に関するパッドとを接続するボンディ
ングワイヤとを備えたことにより、前記課題を達成した
ものである。SUMMARY OF THE INVENTION The present invention provides an integrated circuit chip having a pad on its surface for use in electrical connection for power supply and signal input / output from the outside of the semiconductor integrated circuit, and While mounting the integrated circuit chip on the die pad chip mounting portion, through the die pad finger portion and the die pad lead portion, a die pad electrically connected to a wiring related to a power source outside the semiconductor integrated circuit, and the die pad, A signal lead electrically connected for signal input / output from the outside of the semiconductor integrated circuit through a bonding wire connecting a pad related to a power source of the integrated circuit chip, a signal finger portion thereof and a signal lead portion thereof. A bonder for connecting a frame, the signal lead frame, and a pad related to signal input / output of the integrated circuit chip The outer peripheral wiring area finger portion and its outer peripheral wiring area are arranged such that at least part of the area between the wire and the signal lead frame and the die pad chip mounting portion is occupied by the outer peripheral wiring area finger portion. An outer peripheral wiring area lead frame connected to a wiring related to a power source outside the semiconductor integrated circuit via the lead portion, a bonding wire connecting the outer peripheral wiring area lead frame and a pad related to the power source of the integrated circuit chip. The provision has achieved the above-mentioned problems.

【００２０】[0020]

【作用】従来からの単層構造の前記信号リードフレーム
Ｌについては、一般には、前記ダイパッドＤと共に、単
一の金属層にて形成されるものである。即ち、前記集積
回路パッケージ３に設ける全ての前記信号リードフレー
ムＬを単一の金属層にて形成すると共に、該金属層に前
記ダイパッドＤをも加工し形成するようにされている。
本発明にあっては、このような金属単一層に対して加工
し製造することに限定するものではないが、このような
金属単一層においても形成できるような、前記信号リー
ドフレームＬ等の構造を見出しなされたものである。こ
れによって製造の容易性、又製造コストの低減を図って
いる。The signal lead frame L having a conventional single layer structure is generally formed of a single metal layer together with the die pad D. That is, all the signal lead frames L provided in the integrated circuit package 3 are formed of a single metal layer, and the die pad D is also processed and formed in the metal layer.
In the present invention, the structure of the signal lead frame L or the like is not limited to processing and manufacturing for such a metal single layer, but can be formed also for such a metal single layer. Was made headline. This facilitates the manufacturing and reduces the manufacturing cost.

【００２１】本発明にあっては、例えばこのような金属
単一層にも作り込むことができ、その半導体集積回路の
電気的な特性に影響を与えるインダクタンスや電気抵抗
を抑えることができる、特に外周配線領域リードフレー
ムと称する新しい構成を加えた、前記信号リードフレー
ムＬ及び前記ダイパッドＤを含めた構成を見出してなさ
れたものである。In the present invention, for example, it is possible to form it in such a metal single layer as well, and it is possible to suppress the inductance and the electric resistance that affect the electric characteristics of the semiconductor integrated circuit. The present invention was made by finding a structure including the signal lead frame L and the die pad D, which is added with a new structure called a wiring area lead frame.

【００２２】本発明においては、まず第１に、前記ダイ
パッドＤにおいて、ダイパッドフィンガ部及びダイパッ
ドリード部を設けるようにし、これらダイパッドフィン
ガ部及びダイパッドリード部を経て、その半導体集積回
路の外部の電源に関する配線に対して接続できるように
している。このため、従来半導体集積回路外部とは電気
的には未接続であった前記ダイパッドについても、その
半導体集積回路の外部からの電源供給等にも用いられる
ようにしている。In the present invention, firstly, the die pad D is provided with a die pad finger portion and a die pad lead portion, and the die pad finger portion and the die pad lead portion are provided, and a power source external to the semiconductor integrated circuit is provided. It can be connected to the wiring. For this reason, the die pad, which has not been electrically connected to the outside of the semiconductor integrated circuit in the past, is also used for supplying power from the outside of the semiconductor integrated circuit.

【００２３】このような本発明のダイパッドと、該ダイ
パッドに搭載される集積回路チップ上の前記パッドとの
接続に用いられるボンディングワイヤは、該ダイパッド
に対して多数接続することが可能である。従って、まず
この点で、電気的な特性に影響を与えるインダクタンス
や電気抵抗を低減することができる。又、集積回路チッ
プを搭載する部分など、該ダイパッドは比較的広い面積
部分を有しており、この点でも、その自己インダクタン
スは低くなるものである。A large number of bonding wires used for connecting the die pad of the present invention and the pad on the integrated circuit chip mounted on the die pad can be connected to the die pad. Therefore, first, in this respect, it is possible to reduce the inductance and the electrical resistance that affect the electrical characteristics. Further, the die pad has a relatively large area such as a portion on which an integrated circuit chip is mounted, and in this respect also, its self-inductance is low.

【００２４】次に、本発明においては、第２に、前記外
周配線領域リードフレームは、外周配線領域フィンガ部
及び外周配線領域リード部を有し、半導体集積回路の外
部の、電源に関する配線に接続できるようになってい
る。まず、該外周配線領域リードフレームにおいて、一
般の信号の入出力に用いる前記信号リードフレームと、
前記ダイパッドの特に前記集積回路チップを搭載する部
分との間の領域の、少なくとも一部をも、前記外周配線
領域フィンガ部が占有するようにされている。このた
め、前記集積回路チップ上のパッドは、このような領域
に設けられた前記外周配線領域フィンガ部に対して、ボ
ンディングワイヤにて、短距離でより容易に接続するこ
とができる。又、このような前記外周配線領域フィンガ
部に対しては、複数のパッドから複数のボンディングワ
イヤにて接続することも可能である。従って、電気的な
特性に影響を与えるインダクタンスや電気抵抗をより抑
えることが可能である。Next, in the present invention, secondly, the peripheral wiring area lead frame has a peripheral wiring area finger portion and a peripheral wiring area lead portion, and is connected to a wiring for power supply outside the semiconductor integrated circuit. You can do it. First, in the outer peripheral wiring area lead frame, the signal lead frame used for general signal input / output,
The outer peripheral wiring area finger portion occupies at least a part of the area between the die pad, particularly the area where the integrated circuit chip is mounted. Therefore, the pads on the integrated circuit chip can be more easily connected to the outer peripheral wiring region finger portions provided in such regions by bonding wires in a short distance. It is also possible to connect a plurality of bonding wires from a plurality of pads to the outer peripheral wiring area finger portion. Therefore, it is possible to further suppress the inductance and electric resistance that affect the electrical characteristics.

【００２５】[0025]

【実施例】以下、図について本発明の実施例を詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

【００２６】図１は、本発明が適用された第１実施例の
半導体集積回路の中央部の平面図である。FIG. 1 is a plan view of the central portion of the semiconductor integrated circuit of the first embodiment to which the present invention is applied.

【００２７】この図１においては、集積回路パッケシー
ジに封止される、集積回路チップＣの周辺の平面図が示
されている。この図１では、特に、集積回路チップＣ
と、該集積回路チップＣが搭載されたダイパッドＤと、
該ダイパットＤの周囲に設けられる合計２４本の前記信
号リードフレームＬ及び合計８本の外周配線領域リード
フレームＥとが備えられている。本実施例においては、
これらダイパッドＤ、合計２４本の信号リードフレーム
Ｌ及び合計８本の外周配線領域リードフレームＥは、い
ずれも導電性のものであり、単一の金属層にて形成した
ものとなっている。 この図１においては、前記ダイパ
ッドＤのそのダイパッドリード部Ｌb 、及び、前記信号
リードフレームＬのその信号リード部Ｌb 、及び、前記
外周配線領域リードフレームＥのその外周配線領域リー
ド部Ｅb は、図示が省略されている。これらのリード部
Ｄb 、Ｌb 及びＥb は、この図１に示されるものの外側
となるものである。In FIG. 1, a plan view of the periphery of the integrated circuit chip C, which is sealed in the integrated circuit package, is shown. In FIG. 1, in particular, the integrated circuit chip C
And a die pad D on which the integrated circuit chip C is mounted,
A total of 24 signal lead frames L and a total of eight outer peripheral wiring area lead frames E provided around the die pad D are provided. In this embodiment,
The die pad D, a total of 24 signal lead frames L, and a total of 8 peripheral wiring area lead frames E are all conductive and are formed of a single metal layer. In FIG. 1, the die pad lead portion Lb of the die pad D, the signal lead portion Lb of the signal lead frame L, and the outer peripheral wiring area lead portion Eb of the outer peripheral wiring area lead frame E are shown in FIG. Is omitted. These lead portions Db, Lb and Eb are outside of the one shown in FIG.

【００２８】又、前記図１において、前記集積回路チッ
プＣには、その４辺のうち、この図１の上辺及び下辺に
は、それぞれ合計８個のパッドＰが設けられている。
又、該集積回路チップＣにおいて、この図１における左
辺及び右辺には、それぞれ、合計１０個のパッドＰが設
けられている。これら合計３６個の前記パッドＰは、い
ずれも、前記ダイパッドＤあるいは前記信号リードフレ
ームＬあるいは前記外周配線リードフレームＥへと、ボ
ンディングワイヤＷにて接続されている。Further, in FIG. 1, the integrated circuit chip C is provided with a total of eight pads P on the upper side and the lower side of FIG. 1 among the four sides.
In the integrated circuit chip C, a total of 10 pads P are provided on each of the left side and the right side in FIG. All of these 36 pads P in total are connected to the die pad D, the signal lead frame L, or the outer peripheral wiring lead frame E by bonding wires W.

【００２９】図２は、前記第１実施例の、特に前記ダイ
パッドの平面図である。FIG. 2 is a plan view of the first embodiment, particularly the die pad.

【００３０】この図２では、前記図１において前記集積
回路チップＣが搭載されている前記ダイパッドＤの平面
図が示されている。この図２において、一点鎖線Ｄc
は、ダイパッドチップ搭載部であり、ここに前記集積回
路チップＣが搭載される。In FIG. 2, a plan view of the die pad D on which the integrated circuit chip C in FIG. 1 is mounted is shown. In FIG. 2, the alternate long and short dash line Dc
Is a die pad chip mounting portion, on which the integrated circuit chip C is mounted.

【００３１】又、該ダイパッドＤの４辺には、それぞ
れ、前記ダイパッドフィンガ部Ｄa が設けられている。
これら合計４本のダイパッドフィンガ部Ｄa は、いずれ
も、その先端がダイパッドリード部Ｄb となっている。
これらダイパッドリード部Ｄbは、いずれも、前記図６
で符号Ｌb で示されるリード部と同様の形状に加工され
る。即ち、前記ダイパッドＤは、合計４本の前記ダイパ
ッドフィンガ部Ｄa 及び、これらダイパッドフィンガ部
Ｄa の先端の前記ダイパッドリード部Ｄb を経て、半導
体集積回路のその集積回路パッケージ外部の、電源に関
する配線に電気的に接続されるものである。The die pad finger portions Da are provided on the four sides of the die pad D, respectively.
The tip of each of the four die pad finger portions Da in total is the die pad lead portion Db.
Each of these die pad lead portions Db is the same as in FIG.
Is processed into the same shape as the lead portion indicated by the reference symbol Lb. That is, the die pad D is electrically connected to the wiring related to the power source outside the integrated circuit package of the semiconductor integrated circuit via the die pad finger portions Da in total of four and the die pad lead portions Db at the tips of the die pad finger portions Da. Are connected to each other.

【００３２】具体的には、該ダイパッドＤは、グランド
ＧＮＤの配線として電気的に接続されている。該ダイパ
ッドＤに搭載される前記集積回路チップＣの基板電源
は、グランド電位となっている。前記ダイパッドＤにつ
いては、このように、前記集積回路チップＣの基板電源
と同一であることが好ましい。Specifically, the die pad D is electrically connected as a wiring for the ground GND. The substrate power source of the integrated circuit chip C mounted on the die pad D is at ground potential. The die pad D is thus preferably the same as the substrate power source of the integrated circuit chip C.

【００３３】又、前記ダイパッドＤの前記ダイパッドチ
ップ搭載部Ｄc の外周へは、図示される如く、余裕が設
けられている。従って、該ダイパッドチップ搭載部Ｄc
へ搭載される前記集積回路チップＣの前記パッドＰか
ら、前記ボンディングワイヤＷにて該ダイパッドＤを接
続することも比較的容易である。Further, as shown in the drawing, a margin is provided on the outer periphery of the die pad chip mounting portion Dc of the die pad D. Therefore, the die pad chip mounting portion Dc
It is also relatively easy to connect the die pad D with the bonding wire W from the pad P of the integrated circuit chip C mounted on.

【００３４】特に、複数の前記パッドＰをそれぞれの前
記ボンディングワイヤＷにて該ダイパッドＤと接続する
ことも可能である。このように複数の前記パッドＰを複
数のボンディングワイヤＷにて接続することで、前記集
積回路チップＣからその前記半導体集積回路外部への経
路での、インダクタンスや電気抵抗をより低減すること
ができる。又、特に、この図２に示される如く、前記ダ
イパッドチップ搭載部Ｄc の周辺の４辺いずれにも、前
記ダイパッドＤに余裕を設けることで、前記集積回路チ
ップＣ上の、いずれの４辺の前記パッドＰからも、短距
離で前記ボンディングワイヤＷにて該ダイパッドＤへ接
続することが可能である。Particularly, it is possible to connect a plurality of the pads P to the die pad D by the respective bonding wires W. By connecting the plurality of pads P with the plurality of bonding wires W in this manner, it is possible to further reduce the inductance and the electric resistance in the path from the integrated circuit chip C to the outside of the semiconductor integrated circuit. . Further, in particular, as shown in FIG. 2, by providing the die pad D with a margin on any of the four sides around the die pad chip mounting portion Dc, any of the four sides on the integrated circuit chip C can be provided. Even from the pad P, it is possible to connect to the die pad D by the bonding wire W at a short distance.

【００３５】図３は、前記第１実施例の前記外周配線領
域リードフレームの外部配線領域フィンガ部の一部を含
む平面図である。FIG. 3 is a plan view including a part of the external wiring area finger portion of the outer peripheral wiring area lead frame of the first embodiment.

【００３６】この図３においては、前記図１に示した平
面図の、特に前記ダイパッドＤの前記ダイパッドチップ
搭載部Ｄc の該図１で右上部分周辺の平面図が示されて
いる。In FIG. 3, there is shown a plan view of the plan view shown in FIG. 1, particularly the upper right peripheral portion of the die pad chip mounting portion Dc of the die pad D in FIG.

【００３７】この図３に示される斜線領域は、前記信号
リードフレームＬと、前記ダイパッドＤの特にその前記
ダイパッドチップ搭載部Ｄc との間の領域の一部となっ
いる。前記外周配線領域リードフレームＥは、このよう
な斜線領域をも占有するような、又、前記ダイパッドチ
ップ搭載部Ｄc の外周にほぼ並行するような形状を有し
ている。前記外周配線領域フィンガ部Ｅa のこのような
前記ダイパッドチップ搭載部Ｄc の外周に並行な形状部
分については、前記集積回チップＣの外周に配列されて
いる複数の前記パッドＰの配列方向にも並行となってい
る。The shaded area shown in FIG. 3 is a part of the area between the signal lead frame L and the die pad D, especially the die pad chip mounting portion Dc. The outer peripheral wiring area lead frame E has a shape that occupies such a shaded area and that is substantially parallel to the outer circumference of the die pad chip mounting portion Dc. The shape portion of the outer peripheral wiring area finger portion Ea parallel to the outer periphery of the die pad chip mounting portion Dc is also parallel to the arrangement direction of the plurality of pads P arranged on the outer periphery of the integrated circuit chip C. Has become.

【００３８】該外周配線領域フィンガ部Ｅa のこのよう
な形状によって、いずれの前記パッドＰからも、前記ボ
ンディングワイヤＷにて、近傍の該外周配線領域フィン
ガ部Ｅa へと比較的容易に接続することが可能となって
いる。このため、例えば、複数の前記パッドＰから、そ
れぞれ前記ボンディングワイヤＷにて、前記外周配線領
域フィンガ部Ｅa へと接続することも比較的容易であ
る。このように複数の前記パッドＰを複数の前記ボンデ
ィングワイヤＷにて接続することで、よりその自己イン
ダクタンスを低減することが可能であり、電気抵抗を低
減することが可能である。Due to such a shape of the outer peripheral wiring area finger portion Ea, it is relatively easy to connect any of the pads P to the neighboring outer peripheral wiring area finger portion Ea by the bonding wire W. Is possible. Therefore, for example, it is relatively easy to connect the plurality of pads P to the outer peripheral wiring area finger portions Ea by the bonding wires W, respectively. By connecting the plurality of pads P with the plurality of bonding wires W in this manner, it is possible to further reduce the self-inductance and electrical resistance.

【００３９】図４は、本発明が適用された第２実施例の
半導体集積回路に封止される集積回路チップ周辺の平面
図である。FIG. 4 is a plan view of the periphery of an integrated circuit chip sealed in the semiconductor integrated circuit of the second embodiment to which the present invention is applied.

【００４０】本第２実施例については、この図４に示さ
れる如く、前記外周配線領域リーブフレームＥの本数及
び形状が、前記図１に示した前記第１実施例のものと異
なる。即ち、本第２実施例においては、前記外周配線領
域リードフレームＥが合計４本設けられている。又、そ
の形状は、前記第１実施例の前記外周配線領域リードフ
レームＥの隣接する２つを、前記ダイパッドチップ搭載
部Ｄc の外周方向で接続したようなものとなっいる。In the second embodiment, as shown in FIG. 4, the number and shape of the outer peripheral wiring area leave frames E are different from those of the first embodiment shown in FIG. That is, in the second embodiment, a total of four lead frames E for the outer peripheral wiring area are provided. Further, its shape is such that two adjacent outer peripheral wiring area lead frames E of the first embodiment are connected in the outer peripheral direction of the die pad chip mounting portion Dc.

【００４１】本第２実施例にあっては、このように前記
第１実施例の前記外周配線領域リードフレームＥを２つ
合せた構造とすることで、これら２つの間での、電源電
流に格差があっても、相互に分担することができ、電気
的な特性をより向上することができている。In the second embodiment, the structure in which the two outer peripheral wiring area lead frames E of the first embodiment are combined as described above allows the power supply current between the two to be increased. Even if there is a difference, they can be shared with each other, and the electrical characteristics can be further improved.

【００４２】なお、例えば電源ＶddやグランドＧＮＤ
等、共通の電位のものであったとしても、スイッチング
ノイズ等の相互影響を低減する必要がある場合がある。
例えば、入力バッファの電源系統と出力バッファの電源
系統とでは、同一の電源系統の電位であったとしても、
その半導体集積回路外部までは、独立した電源系統とす
ることが好ましい場合もある。この場合には、該第２実
施例よりも、前記第１実施例のほうが、よりきめ細かな
対応ができ、この点では好ましいものである。For example, the power source Vdd and the ground GND
For example, even if they have a common potential, it may be necessary to reduce mutual influence of switching noise and the like.
For example, even if the input buffer power supply system and the output buffer power supply system have the same power supply system potential,
In some cases, it may be preferable to have an independent power supply system up to the outside of the semiconductor integrated circuit. In this case, the first embodiment can more finely deal with the problem than the second embodiment, which is preferable in this respect.

【００４３】図５は、前記第１実施例あるいは前記第２
実施例に利用可能な前記ダイパッドリード部あるいは前
記外周配線領域リード部の形状を示す平面図である。FIG. 5 shows the first embodiment or the second embodiment.
It is a top view showing the shape of the above-mentioned die pad lead part or the above-mentioned peripheral wiring field lead part which can be used for an example.

【００４４】この図５においては、前記信号リードフレ
ームＬの先端の前記信号リード部Ｌb と共に、前記ダイ
パッドＤの前記ダイパッドフィンガ部Ｌa の先端部の前
記ダイパッドリード部Ｄb の形状が示されている。ある
いは、前記外周配線領域リードフレームＥの先端部の前
記外周配線領域フィンガ部Ｅb の形状が示されている。In FIG. 5, the shapes of the signal lead portion Lb at the tip of the signal lead frame L and the die pad lead portion Db at the tip of the die pad finger portion La of the die pad D are shown. Alternatively, the shape of the outer peripheral wiring area finger portion Eb at the tip of the outer peripheral wiring area lead frame E is shown.

【００４５】その半導体集積回路を搭載する、例えばプ
リント基板上のパターンの条件等によっては、この図５
に示される如く、前記ダイパッドリード部Ｄb や前記外
周配線領域リード部Ｅb は、櫛形形状としても良い。Depending on, for example, the conditions of the pattern on the printed circuit board on which the semiconductor integrated circuit is mounted, this FIG.
As shown in, the die pad lead portion Db and the outer peripheral wiring area lead portion Eb may have a comb shape.

【００４６】あるいは、条件が許せば、このような櫛形
形状ではなく、これらダイパッドリード部Ｄb や外周配
線領域リード部Ｅb を、ストレートな形状の、前記信号
リード部Ｌb のピッチ間隔よりも幅の広いものとしても
良い。この場合、ピッチ間隔の幅をも、その前記ダイパ
ッドリード部Ｄb や外周配線領域リード部Ｅb の太さに
含めることができ、よりそのインダクタンスや電気抵抗
を低減することが可能である。Alternatively, if the conditions permit, the die pad lead portion Db and the outer peripheral wiring area lead portion Eb are not such a comb shape, and are wider than the pitch interval of the signal lead portions Lb having a straight shape. Good as a thing. In this case, the width of the pitch interval can be included in the thickness of the die pad lead portion Db and the outer peripheral wiring area lead portion Eb, and the inductance and electric resistance can be further reduced.

【００４７】なお、前記第１実施例及び第２実施例にお
いて、前記外周配線領域リードフレームＥは、電源系統
の、特に電源Ｖddに関する接続のために用いられてい
る。しかしながら、該外周配線領域リードフレームＥに
ついては、一般的な信号入出力にも用いてもよい。In the first and second embodiments, the outer peripheral wiring area lead frame E is used for the connection of the power supply system, particularly the power supply Vdd. However, the peripheral wiring area lead frame E may be used for general signal input / output.

【００４８】特に、前記第１実施例及び前記第２実施例
については、独立した複数の前記外周配線領域リードフ
ームＥを有しているため、その一部を、通常の信号入出
力に利用するようにしてもよい。In particular, since the first and second embodiments have a plurality of independent outer peripheral wiring area lead frames E, some of them are used for normal signal input / output. You may

【００４９】[0049]

【発明の効果】以上説明したとおり、本発明によれば、
製造コストを抑えながら、組込む集積回路チップから当
該半導体集積回路の外部への電源経路でのインダクタン
スや電気抵抗をより低減し、スイッチングノイズを抑え
る等、電気的な特性を向上することができるという優れ
た効果を得ることができる。As described above, according to the present invention,
It is possible to improve the electrical characteristics such as suppressing the switching noise by reducing the inductance and electric resistance in the power supply path from the integrated circuit chip to the outside of the semiconductor integrated circuit while suppressing the manufacturing cost. You can get the effect.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明が適用された第１実施例の半導体集積回
路に封止される集積回路チップ周辺の平面図FIG. 1 is a plan view of the periphery of an integrated circuit chip sealed in a semiconductor integrated circuit of a first embodiment to which the present invention is applied.

【図２】前記第１実施例に用いられるダイパッドの中央
部の平面図FIG. 2 is a plan view of a central portion of a die pad used in the first embodiment.

【図３】前記第１実施例に用いられる前記外周配線領域
フィンガ部の先端周辺の平面図FIG. 3 is a plan view of the vicinity of the tip of the outer peripheral wiring area finger portion used in the first embodiment.

【図４】本発明が適用された第２実施例の半導体集積回
路に封止される集積回路チップ周辺の平面図FIG. 4 is a plan view of the periphery of an integrated circuit chip sealed in the semiconductor integrated circuit of the second embodiment to which the present invention is applied.

【図５】前記第１実施例あるいは前記第２実施例のダイ
パッドリード部あるいは外周配線領域リード部の先端部
の形状を示す平面図FIG. 5 is a plan view showing the shape of the tip of the die pad lead portion or the outer peripheral wiring area lead portion of the first embodiment or the second embodiment.

【図６】従来の半導体集積回路の信号リードフレームの
形状を示す構造図FIG. 6 is a structural diagram showing the shape of a signal lead frame of a conventional semiconductor integrated circuit.

【符号の説明】[Explanation of symbols]

１…半導体集積回路 Ｃ…集積回路パッケージ Ｌ…信号リードフレーム Ｌa …信号フィンガ部 Ｌb …信号リード部 Ｅ…外周配線領域リードフレーム Ｅa …外周配線領域フィンガ部 Ｅb …外周配線領域リード部 Ｄ…ダイパッド Ｄa …ダイパッドフィンガ部 Ｄb …ダイパッドリード部 Ｄc …ダイパッドチップ搭載部 Ｐ…パッド Ｗ…ボンディングワイヤ 1 ... Semiconductor integrated circuit C ... Integrated circuit package L ... Signal lead frame La ... Signal finger portion Lb ... Signal lead portion E ... Outer peripheral wiring area lead frame Ea ... Outer peripheral wiring area finger portion Eb ... Outer peripheral wiring area lead portion D ... Die pad Da … Die pad finger part Db… Die pad lead part Dc… Die pad chip mounting part P… Pad W… Bonding wire

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】当該半導体集積回路の外部からの電源供給
や信号入出力のための電気的な接続に用いるパッドを、
その表面に設けた集積回路チップと、 該集積回路チップをそのダイパッドチップ搭載部へ搭載
すると共に、そのダイパッドフィンガ部及びそのダイパ
ッドリード部を経て、当該半導体集積回路の外部の電源
に関する配線に電気的に接続されるダイパッドと、 該ダイパッドと、前記集積回路チップの電源に関するパ
ッドとを接続するボンディングワイヤと、 その信号フィンガ部及びその信号リード部を経て、当該
半導体集積回路の外部からの信号入出力のために電気的
に接続される信号リードフレームと、 該信号リードフレームと、前記集積回路チップの信号入
出力に関するパッドとを接続するボンディングワイヤ
と、 前記信号リードフレームと前記ダイパッドチップ搭載部
との間の領域の少なくとも一部をも、その外周配線領域
フィンガ部が占有するようにされた、該外周配線領域フ
ィンガ部及びその外周配線領域リード部を経て、当該半
導体集積回路の外部の電源に関する配線に接続される外
周配線領域リードフレームと、 該外周配線領域リードフレームと、前記集積回路チップ
の電源に関するパッドとを接続するボンディングワイヤ
とを備えたことを特徴とする半導体集積回路。1. A pad used for electrical connection for power supply and signal input / output from the outside of the semiconductor integrated circuit,
The integrated circuit chip provided on the surface and the integrated circuit chip are mounted on the die pad chip mounting portion, and electrically connected to the wiring related to the power source outside the semiconductor integrated circuit through the die pad finger portion and the die pad lead portion. Signal pad from the outside of the semiconductor integrated circuit through a die pad connected to the die pad, a bonding wire connecting the die pad and a pad related to the power source of the integrated circuit chip, a signal finger portion thereof, and a signal lead portion thereof. A signal lead frame electrically connected for the purpose of bonding, a bonding wire connecting the signal lead frame and a pad relating to signal input / output of the integrated circuit chip, and the signal lead frame and the die pad chip mounting portion. At least a part of the area between An outer peripheral wiring region lead frame connected to a wiring relating to a power source external to the semiconductor integrated circuit via the outer peripheral wiring region finger portion and its outer peripheral wiring region lead portion, and the outer peripheral wiring region lead. A semiconductor integrated circuit comprising: a frame; and a bonding wire connecting a pad related to a power source of the integrated circuit chip.
JP6204705A 1994-08-30 1994-08-30 Semiconductor integrated circuit Pending JPH0870090A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6204705A JPH0870090A (en) 1994-08-30 1994-08-30 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6204705A JPH0870090A (en) 1994-08-30 1994-08-30 Semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JPH0870090A true JPH0870090A (en) 1996-03-12

Family

ID=16494955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6204705A Pending JPH0870090A (en) 1994-08-30 1994-08-30 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JPH0870090A (en)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998031051A1 (en) * 1997-01-14 1998-07-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
KR100276065B1 (en) * 1997-04-11 2000-12-15 가네꼬 히사시 Semiconductor device
JP2005026520A (en) * 2003-07-03 2005-01-27 Matsushita Electric Ind Co Ltd Lead frame and semiconductor device using it
US7414300B2 (en) 2005-09-26 2008-08-19 Mitsubishi Denki Kabushiki Kaisha Molded semiconductor package
JP2009032899A (en) * 2007-07-27 2009-02-12 Renesas Technology Corp Semiconductor device
JP2009212211A (en) * 2008-03-03 2009-09-17 Rohm Co Ltd Semiconductor device
US7638870B2 (en) 2005-07-22 2009-12-29 Marvell International Ltd. Packaging for high speed integrated circuits
JP2010186831A (en) * 2009-02-10 2010-08-26 Toshiba Corp Semiconductor device
WO2013044838A1 (en) * 2011-09-30 2013-04-04 Mediatek Inc. Semiconductor package
JP2014165425A (en) * 2013-02-27 2014-09-08 Renesas Electronics Corp Semiconductor device and semiconductor device manufacturing method
US9852966B2 (en) 2011-09-30 2017-12-26 Mediatek Inc. Semiconductor package
CN109256368A (en) * 2018-11-07 2019-01-22 佛山市蓝箭电子股份有限公司 SOT23-X lead frame and its packaging method
US10211134B2 (en) 2011-09-30 2019-02-19 Mediatek Inc. Semiconductor package
JP2019216237A (en) * 2018-05-22 2019-12-19 株式会社村田製作所 Reduction of crosstalk in mixed signal multi chip mems device package

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998031051A1 (en) * 1997-01-14 1998-07-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
KR100276065B1 (en) * 1997-04-11 2000-12-15 가네꼬 히사시 Semiconductor device
JP2005026520A (en) * 2003-07-03 2005-01-27 Matsushita Electric Ind Co Ltd Lead frame and semiconductor device using it
US7638870B2 (en) 2005-07-22 2009-12-29 Marvell International Ltd. Packaging for high speed integrated circuits
US7884451B2 (en) 2005-07-22 2011-02-08 Marvell World Trade Ltd. Packaging for high speed integrated circuits
US7414300B2 (en) 2005-09-26 2008-08-19 Mitsubishi Denki Kabushiki Kaisha Molded semiconductor package
JP2009032899A (en) * 2007-07-27 2009-02-12 Renesas Technology Corp Semiconductor device
JP2009212211A (en) * 2008-03-03 2009-09-17 Rohm Co Ltd Semiconductor device
JP2010186831A (en) * 2009-02-10 2010-08-26 Toshiba Corp Semiconductor device
TWI427749B (en) * 2009-02-10 2014-02-21 Toshiba Kk Semiconductor device
WO2013044838A1 (en) * 2011-09-30 2013-04-04 Mediatek Inc. Semiconductor package
US8941221B2 (en) 2011-09-30 2015-01-27 Mediatek Inc. Semiconductor package
US9406595B2 (en) 2011-09-30 2016-08-02 Mediatek Inc. Semiconductor package
US9852966B2 (en) 2011-09-30 2017-12-26 Mediatek Inc. Semiconductor package
US10211134B2 (en) 2011-09-30 2019-02-19 Mediatek Inc. Semiconductor package
JP2014165425A (en) * 2013-02-27 2014-09-08 Renesas Electronics Corp Semiconductor device and semiconductor device manufacturing method
JP2019216237A (en) * 2018-05-22 2019-12-19 株式会社村田製作所 Reduction of crosstalk in mixed signal multi chip mems device package
CN109256368A (en) * 2018-11-07 2019-01-22 佛山市蓝箭电子股份有限公司 SOT23-X lead frame and its packaging method

Similar Documents

Publication Publication Date Title
JP4149438B2 (en) Semiconductor device
US6242814B1 (en) Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly
US20020000652A1 (en) Board on chip ball grid array
JP2509027B2 (en) Semiconductor device
US5164817A (en) Distributed clock tree scheme in semiconductor packages
US5250840A (en) Semiconductor lead frame with a chip having bonding pads in a cross arrangement
JPH0870090A (en) Semiconductor integrated circuit
US5455460A (en) Semiconductor device having complimentary bonding pads
US6815807B2 (en) Method of fabricating a redundant pinout configuration for signal enhancement in an IC package
US8362614B2 (en) Fine pitch grid array type semiconductor device
US6897555B1 (en) Integrated circuit package and method for a PBGA package having a multiplicity of staggered power ring segments for power connection to integrated circuit die
US6016003A (en) Chip-lead interconnection structure in a semiconductor device
JP2001156251A (en) Semiconductor device
JPH05251495A (en) Memory lsi
US7648903B2 (en) Modular bonding pad structure and method
JPH04243156A (en) Plastic pga package
KR100635386B1 (en) Semiconductor chip package with high speed signal processing
EP0486027B1 (en) Resin sealed semiconductor device
JP2005032871A (en) Semiconductor device
JPH0555305A (en) Semiconductor integrated circuit mounting package
JPS629654A (en) Mounting package for ic device
JP2550902B2 (en) Semiconductor integrated circuit device
JPH0626224B2 (en) Package for integrated circuit
JP2001077230A (en) Lead frame and semiconductor device mounting body using the same
KR100206975B1 (en) Semiconductor package