KR0136377B1

KR0136377B1 - 반도체 집적회로 장치의 형성방법

Info

Publication number: KR0136377B1
Application number: KR1019890007602A
Authority: KR
Inventors: 겐이찌 구로다; 아끼노리 마쯔오
Original assignee: 미다 가쓰시게; 가부시끼가이샤 히다찌세이사꾸쇼
Priority date: 1988-06-09
Filing date: 1989-06-02
Publication date: 1998-04-24
Also published as: JPH021971A; KR900000911A; JP2540600B2

Abstract

없음

Description

반도체 집적회로 장치의 형성방법

제1도는 본 발명의 실시예 I인 마이크로 컴퓨터를 갖는 반도체 집적회로장치의 블럭 구성도.

제2도는 상기 제1도에 도시한 반도체 집적회로 장치의 ROM의 블럭 구성도.

제3도 A는 상기 ROM블럭에 형성되는 EPROM의 등가 회로도.

제4도 A는 상기 ROM블럭에 형성되는 EPROM의 X레벨 시프트회로의 등가 회로도.

제4도 B는 상기 ROM블럭에 형성되는 마스크 ROM의 X레벨 시프트회로의 등가 회로도.

제5도는 상기 ROM블럭에 형성되는 불휘발성 기억회로의 제조 공정의 흐름도.

제6도 A는 상기 반도체 집적회로장치의 주요부 단면도.

제6도 B∼제6도 F는 상기 반도체 집적회로장치를 제조 공정마다 도시한 주요부 단면도.

제7도 A는 상기 반도체 집적회로장치의 주요부 단면도.

제7도 B∼제7도 F는 상기 반도체 집적회로장치를 제조 공정마다 도시한 주요부 단면도.

제8도 A는 본 발명의 실시예 Ⅱ인 마이크로 컴퓨터를 갖는 반도체 집적회로장치에 탑재된 EPRO의 메모리 셀의 구성을 도시한 주요부 단면도.

제8도 및 제8도 C는 상기 메모리 셀을 제조공정마다 도시한 주요부 단면도.

제9도는 본 발명의 실시예 Ⅲ인 마이크로 컴퓨터를 갖는 반도체 집적회로장치에 탑재된 EEPROM의 등가 회로도.

제10도는 본 발명의 실시예 Ⅳ인 마이크로 컴퓨터를 갖는 반도체 집적회로장치에 탑재된 PLA의 등가 회로도.

*도면의 주요부분에 대한 부호의 설명*

CPU : 마이크로 컴퓨터M-ARY : 메모리 셀 어레이

DEC : 디코더회로DOB : 데이타 출력버퍼

DIB : 데이타 입력버퍼PGC : 프로그램회로

BC : 승압회로OSC : 발진회로

I/O : 입출력포트

본 발명은 전자기기에 내장되는 반도체 집적회로장치에 관하여, 특히 불휘발성 기억회로를 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.

전자기기에 내장되는 마이크로 컴퓨터를 갖는 반도체 집적회로장치(LSI)는 개발초기에 시스템 체크나 회로체크 등의 소위초기평가(디버그)를 충분히 행하기 위해 내부 데이타나 내부논리를 용이하게 변경할 수 있는 것이 바람직하다. 그러므로 마이크로 컴퓨터, 데이타프로그램등을 라이트하는 기억용 소자로써 EPROM(Erasable Programmable Read Only Memory)을 반도체 집적회로장치에 탑재하는 경향이 있다.

EPROM은 전기적으로 정보를 라이트, 또한 자외선에 의해 정보를 소거하는 불휘발성 기억회로로써 제조공정후에 정보를 리라이트할 수 있다. 또, 이런 종류의 기술에 대해서는, 예를들면 일본국 특허 공개공보 소화 59-188234호에 기재되어 있다.

즉, 초기평가를 행하고 마이크로 컴퓨터를 제어하는 프로그램을 결정하는 단계까지는 프로그램을 라이트하는 기억용 소자로써 EPROM을 탑재한 반도체 집적회로장치를 사용한다.

상기 초기평가가 종료하고 마이크로 컴퓨터를 제어하는 프로그램이 결정되면, 기억용 소자로서 EPROM을 사용할 필요가 없어진다. EPROM은 2층 게이트 전극구조의 전계효과 트랜지스터로 메모리셀을 형성하고 있으므로, 제조공정이 복잡하고 또 제조공정수가 많다. 또, EPROM은 자외선 소거용창이 필요하게 되어 패키지의 제작비용을 증대시킨다. 그러므로 EPROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치는 제조가격이 올라간다. 또, 상기 반도체 집적회로장치의 대량생산화가 이루어지면, 각각에 탑재된 EPROM에 상기 결정된 프로그램을 라이트할 필요가 있으므로, 정보의 라이트시간이 길어진다.

그래서 상기 EPROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치로 프로그램을 결정한 다음, 마스크 ROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치를 새로 개발하여 이 탑재된 마스크 ROM에 상기 결정된 프로그램을 라이트한다. 마스크 ROM은 정보의 리드전용의 불휘발성 기억회로로써 제조공정중에 정보를 라이트하고 있으며, 1층 게이트 전극구조의 전계효과 트랜지스터를 메모리셀로 하는 간단한 구조로 구성되어 있어 제조공정이 간단하고, 제조공정수가 적다, 또, 마스크 ROM은 EPROM에서 사용되는 자외선 소거용창이 필요없으므로, 패키지의 제작비용을 저감할 수 있다. 즉, 마스크 ROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치는 가격이 낮고 대량생산화에 적합하여 결과적으로 전자기기의 비용을 저감할 수 있다.

본 발명자는 상술한 마이크로 컴퓨터를 갖는 반도체 집적회로장치의 개발중에 다음과 같은 문제점을 발견하였다.

상기 마스크 ROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치의 마스크 ROM 이외의 영역, 즉 마이크로 컴퓨터등의 주변회로는 EPROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치의 것과 같다. 그러나 이들 마이크로 컴퓨터 등의 주변회로는 제조공정의 전반에서 사용되는 제조마스크를 새로 작성한 것에 의해 형성된다. 그러므로 제조 마스크 자체의 체크를 비롯하여 상술한 초기평가와 같은 평가를 다시 행할 필요가 있어 실질적으로 새로운 반도체 집적회로장치를 개발하는 것과 등가이므로, 마스크 ROM을 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치의 개발기간이 매우 길어진다는 문제점이 있었다.

본 발명의 목적은 불휘발성 기억회로를 탑재한 마이크로 컴퓨터(CPU)를 갖는 반도체 집적회로장치에 있어서, 개발기간을 단축할 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체 집적회로장치를 내장하는 전자기기의 비용을 저감할 수 있는 기술을 제공하는 것이다.

본 발명의 또 다른 목적은 제1의 불휘발성 기억회로를 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로장치에 있어서, 상기 제1의 불휘발성 기억회로를 필요한 최소의 제2의 불휘발성 기억회로로 변환할 수 있는 기술을 제공하는 것이다.

본 발명의 상기 및 그 외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

EPROM(또는 EEPROM)을 탑재한 CPU를 갖는 제1의 반도체 집적회로장치를 형성하고, 이 제1의 반도체 집적회로장치에 탑재된 EPROM에 정보를 라이트, 소거하면서 CPU를 제어하는 프로그램 또는 논리를 결정하고, 상기 제1의 반도체 집적회로장치의 EPROM을 마스크 ROM으로 변환하여 상기 결정된 프로그램을 상기 마스크 ROM에 라이트한 제2의 반도체 집적회로장치를 형성한다.

또, 이 EPROM을 마스크 ROM으로 변환하는 것에 의해 마스크 ROM의 주변회로는 EPROM의 주변회로와 기본적으로 같은 회로구성으로 함과 동시에 EPROM에만 사용하는 특유의 주변회로는 논리적으로 불활성인 상태로 구성한다.

상술한 수단에 의하면, 마이크로 컴퓨터 등의 주변회로를 변경하지 않고 EPROM을 마스크 ROM으로 변환했으므로, 상기 주변회로의 테스트기간에 해당하는 것만큼 상기 제2의 반도체 집적회로장치의 개발기간을 단축할 수 있다.

그 결과 전자기기에 내장된 제1의 반도체 집적회로장치를 그것에 비해서 저렴한 제2의 반도체 집적회로장치로 간단하고, 또 신속하게 치환할 수 있으므로, 전자기기의 비용을 저감할 수 있다.

다음에 본 발명의 구성에 대해서 실시예와 함께 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

실시예 Ⅰ

본 발명의 실시예 Ⅰ인 마이크로 컴퓨터를 갖는 반도체 집적회로장치를 제1도(블럭 구성도)에 도시한다.

제1도에 도시한 바와 같이, 반도체 집적회로장치 LSI는 1점쇄선으로 둘러싸인 부분으로써 1칩 마이크로 컴퓨터를 구성하고 있다.

CPU는 마이크로 컴퓨터(마이크로 프로세서)이다. I/O는 입출력 포트이며, 이 입출력 포트 I/O의 내부에는 데이타 전송방향 레지스터를 갖고 있다. OSC는 발진회로이다. 특히 제한되지 않지만, 발진회로 OSC는 외부에 접속되는 수정진동자 X_tal을 이용해서 고정밀도의 기준 주파수 신호를 형성하여 마이크로 컴퓨터 CPU에 필요한 클럭펄스를 형성하고 있다. RAM은 휘발성 기억회로이며, 주로 실행중인 프로그램이나 연산도중인 데이타의 일시기억회로로써 사용되고 있다. ROM은 불휘발성 기억회로이며, 각종 정보처리의 프로그램이나 사전 데이타등이 기억된다. 이 RAM, ROM의 각각에는 기억소자의 리드동작이나 라이트 동작에 필요한 제어회로가 포함되어 있다. 또 각 회로 블럭은 마이크로 컴퓨터 CPU를 중심으로 입출력버스 I/O BUS에 의해 서로 접속되어 있다. 이 입출력버스 I/O BUS에는 데이타 버스나 어드레스 버스가 포함되어 있다.

상기 반도체 집적회로장치 LSI에 탑재되는 ROM은 제2도(ROM의 블럭 구성도)에 도시한 바와 같이 구성되어 있다. 메모리 셀 어레이 M-ARY는 매트릭스형상으로 여러개의 기억소자(메모리 셀)을 배치하여 워드선 W₁∼W_m, 데이타선 D₁∼D_n의 각각을 연장시키고 있다. X디코더회로 X-DEC는 워드선 W를, Y디코더회로 Y-DEC는 데이타선 D를 선택하도록 구성되어 있다. 특히 제한되지 않지만, X디코더회로 X-DEC, Y디코더회로 Y-DEC의 각각은 제어회로 CONT를 거쳐서 마이크로 컴퓨터 CPU에 의해 제어되고 있다.

센스앰프 SA는 정보의 리드동작에 있어서, 데이타선 D에 출력된 기억소자(메모리 셀)의 신호가 고레벨인가 저레벨인가를 판정하고, 데이타 출력버퍼 DOB를 거쳐서 입출력버스 I/O BUS로 출력하도록 구성되어 있다. 이 출력의 제어는 제어회로 CONT를 거쳐서 마이크로 컴퓨터 CPU에 의해 행하여지고 있다.

X디코더회로 X-DEC 및 Y디코더회로 Y-DEC는 디코더회로를 구성하고, 센스 앰프 SA; 데이타출력버퍼 DOB 및 제어회로 CONT는 리드계회로를 구성한다.

이 ROM은 제3도 A(등가회로도)에 도시한 EPROM, 또는 제3도 B(등가회로도)에 도시한 마스크 ROM으로 구성되어 있다.

EPROM은 전기적으로 정보를 라이트하고, 또 자외선으로 정보를 소거하는 불휘발성 기억회로로써 반도체 집적회로장치 LSI의 제조공정후에 정보를 라이트 및 소거할 수 있도록 구성되어 있다. ROM의 직접적인 주변회로인 X디코더 회로 X-DEC, Y디코더회로 Y-DEC등이나 그것을 간접적인 주변회로인 마이크로 컴퓨터 CPU, RAM 등을 초기평가(디버그)하는 반도체 집적회로장치 LSI에는 EPROM이 탑재된다. 이 초기평가는 상기 회로블럭의 시스템이 회로를 체크하고, 특히 마이크로 컴퓨터 CPU를 제어하는 마이크로 프로그램이나 데이타 프로그램을 결정하도록 되어 있다. 즉 EPROM은 정보의 라이트 및 소거를 반복하면서, 상기 프로그램을 결정하는 등의 초기평가를 행할 수 있도록 구성되어 있다.

제3도 A에 도시한 바와 같이 EPROM의 메모리 셀 어레이 M-ARY는 워드선 W₁∼W_m과 데이타선 D₁∼D_n의 교차부분에 기억소자(메모리 셀)Q₁₁……Q_mn을 배치하고 있다. 기억소자 Q는 정보로 되는 전하를 축적하는 플로팅 게이트전극 및 콘트롤게이트 전극을 갖는 2층 게이트 전극구조의 전계효과 트랜지스터 FET를 기본구조로 해서 구성되어 있다.

X 디코더회로 X-DEC는 주로 단위 X 디코더회로 X₁∼X_m및 X레벨 시프터회로 L_x1∼L_xm으로 구성되어 있다.

단위 X 디코더회로 X₁∼X_m및 X레벨 시프터회로 L_x1∼L_xm은 각각 워드선 W₁∼W_m에 대응하도록 접속되어 있다.

단위 X디코더회로에 의해 워드선 W가 선택된다. 그리고, X레벨 시프터회로는 그 선택된 워드선 W를 라이트 모드시에 승압전압 V_pp1(약 14V)로, 리드모드시에 전원전압 V_cc(약 5V)로 설정한다.

Y디코더회로 Y-DEC는 주로 단위 Y디코더회로 Y₁∼Y_n, Y레벨 시프터회로 L_y1∼L_yn및 칼럼 스위치 MIS(Metal Insulator Semiconductor) FET Y₁∼Y_0n으로 구성되어 있다.

단위 Y디코더회로 Y₁∼Y_n및 Y레벨시프터회로 L_y1∼L_yn은 각각 대응하는 데이타선 D₁∼D_n을 선택하는 칼럼스위치 MISFET Y₁∼Y_0n에 접속되어 있다.

단위 Y디코더회로 및 Y레벨 시프터회로는 단위 X디코더회로 및 X레벨 시프터회로와 각각 기본적으로 같은 구조이다.

단위 Y디코더회로에 의해 칼럼 스위치 MISFET가 선택되고, 그것에 의해 데이타선이 선택된다.

그리고, 리드모드시에는 제어회로 CONT에서 리드신호

가 출력되어 리드선택 MISFET Y_R0을 ON상태로 한다. 이것에 의해 데이타선 D로 출력된 기억소자(메모리 셀)의 신호

가 센스앰프 SA에 의해 검지된다.

라이트 모드시에는 제어회로 CONT에서 라이트신호

가 출력되어 라이트 선택 MISFET Y_W0을 ON상태로 함과 동시에 V₁는 다음에 기술하는 프로그램회로 PGC에 의해 라이트전압 V_pp로 설정된다. 이것에 의해 선택된 데이타선 D는 라이트전압 V_pp로 설정되어 선택된 기억소자(메모리 셀)에 정보가 라이트된다.

라이트 전압 V_pp는 외부에서 공급되는 약 12.5V의 라이트 기준전압과 거의 같은 레벨로 설정되어 있다(이하 라이트 기준전압을 V_pp라고 한다).

칼럼 스위치 MISFET, 라이트 선택 MISFET 및 리드선택 MISFET에는 라이트모드시에 고전압(승압전압 V_pp1등)이 가해지므로, 예를들면 n형의 고내압 MISFET(HMIS)로 구성되어 있다.

제4도 A에 도시한 바와 같이 X레벨 시프터회로는 주로 CMOS를 베이스로 한 인버터회로 IV₁및 IV₂로 구성되어 있다.

인버터회로 IV₁은 p형 MISFET Q_H1과 n형 MISFET Q_H2로 구성되어 있다.

MISFET Q_H1, Q_H2, Q_H3, Q_H4는 고내압 MISFET(HMIS)로 구성되어 있다.

고내압 MISFET(HMIS) Q_H1및 Q_H3의 소오스 또는 드레인의 한쪽은 제어회로 CONT에 의해 소정의 전압 V₁로 설정되어 있다.

제어회로 CONT는 라이트전압 V_pp를 승압전압 V_pp1로 승압하는 승압회로 BC를 포함하고 있어 라이트 모드시에 전압 V₁이 전원전압 V_cc로 설정된다.

인버터회로 IV₂는 p형 MISFET Q_L1과 n형 MISFET Q_L2로 구성되어 있다.

MISFET Q_L1의 소오스 또는 드레인의 한쪽 및 MISFET Q_L2의 게이트전극의 전위 V₂는 전원전위 V_cc로 설정(접속)되어 있다.

MISFET Q_L1및 Q_L2의 게이트절연막의 두께 tox2는 고전압(라이트전압 V_pp등)이 가해지지 않은 회로(예를들면, 센스앰프 SA, 데이타 출력버퍼 DOB등)의 MISFET의 게이트 절연막의 두께와 같은 막두께로 형성되어 있다.

고내압 MISFET(HMIS)의 게이트 절연막의 두께 tox1은 고전압(라이트전압 V_pp등)이 가해지지 않은 여러개의 MISFET의 게이트절연막의 두께 tox보다 두꺼운 막두께로 형성되어 있다.

이와같이 EPROM에서는 게이트절연막의 두께 tox1을 갖는 여러개의 고내압 MOSFET(HMIS) 이외에는 tox1보다 얇은 게이트절연막의 두께 tox2를 갖는 여러개의 MISFET로 구성되어 있다.

또 고내압(라이트전압 V_pp등)이 인가되지 않은 MISFET의 게이트절연막의 두께는 막두께 tox2에 한정되지 않고 tox1보다 얇은 막두께의 여러개의 MISFET로 구성되어 있다.

마스크 ROM은 정보의 리드전용의 불휘발성 기억회로로써, 반도체 집적회로장치 LSI의 제조공정중에 정보를 라이트할 수 있도록 구성되어 있다. 마스크 ROM에는 상기 초기평가에 의해 EPROM에 라이트된 마이크로 컴퓨터 CPU를 제어하는 프로그램(정보)과 동일한 프로그램이 라이트되어 있다.

제3도 B에 도시한 바와 같이 마스크 ROM의 메모리 셀어레이 M-ARY는 워드선 W₁∼W_m과 데이타산 D₁∼D_n의 교차부분에 기억소자(메모리 셀)의 Q₁₁'∼Q_mn'를 배치하고 있다. 기억소자 Q'는 1층 게이트전극구조를 갖는 전계효과 트랜지스터를 기본구조로 해서 구성되어 있다.

또 ROM의 X디코더회로 X-DEC, Y디코더회로 Y-DEC, 센스앰프 SA, 데이타 출력버퍼 DOB의 각각의 회로는 EPROM, 마스크 ROM의 각각의 정보의 리드동작에 공통으로 사용할 수 있는 직접적인 주변회로이므로 EPROM, 마스크 ROM중 어느 경우라도 실질적으로 동일한 구조로 구성되어 있다.

예를들면 제3도 B 및 제4도 B에 도시한 바와 같이 EPROM의 단위 X 및 Y디코더회로, 칼럼스위치 MISFET 및 리드선택 MISFETM 등에서 사용되는 게이트절연막의 두께 tox1을 갖는 고내압 MISFET(HMIS)는 마스크 ROM에서 게이트 절연막의 두께 txo2를 갖는 MISFET로 변환되어 있는 것 이외에 회로구성, 배치등이 실질적으로 동일한 구조로 구성되어 있다.

즉, 칼럼스위치 MISFET Y₁'∼Y_0n' 및 리드선택 MISFET Y_R0'는 게이트 절연막의 두께 tox2를 갖는 여러개의 MISFET로 구성되어 있다.

제4도 B에 도시한 바와 같이 X레벨 시프터회로에서의 MISFET Q_H1', Q_H2', Q_H3' 및 Q_H4'는 게이트 절연막의 두께 tox2의 두께로 구성되어 있다.

또, EPROM을 마스크 ROM으로 치환한 경우에 Q_H1' 및 Q_H3'의 소오스 또는 드레인의 한쪽의 전압 V₁'는 전원 전압 V_cc로 설정(접속)되도록 구성되어 있다.

또 EPROM의 리드동작에 있어서 선택된 워드선 W는 외부에서 공급되는 전원전압 V_cc와 거의 동일한 레벨로 설정되고, 데이타선 D는 리드동작중의 에러라이트를 방지하기 위해 전원전압 V_cc보다 낮은 1/4V_cc∼1/3V_cc로 설정된다. EPROM을 마스크 ROM으로 치환한 경우에도 상기와 거의 동일한 워드선 W의 레벨, 데이타선 D의 레벨로 되는 회로구성으로 된다. 또, 이와 같은 회로구성에서 동작가능한 EPROM, 마스크 ROM의 각각으로 한다.

또, 마스크 ROM에는 없고 EPROM에만 있는 특유의 직접적인 주변회로(정보의 라이트계 회로)로써 제2도에 점선으로 둘러싸서 도시한 바와 같이 승압회로 BC, 데이타입력버퍼 DIB 및 프로그램회로 PGC가 있다. 이들의 주변회로는 EPROM의 정보의 라이트동작에서 사용하는 것이다.

이들의 주변회로는 주로 고내압 MOSFET로 구성되어 있다.

이들의 주변회로는 전원전압 V_cc또는 라이트전압 V_pp(또는 승압전압 V_pp1)가 입력된다.

라이트되는 정보는 데이타 입력버퍼 DIB를 거쳐서 입출력버스 I/O BUS에서, 또는 외부에서 직접 프로그램회로 PGC로 입력됨과 동시에 라이트전압 V_pp나 프로그램 제어회로

의 라이트 제어신호가 제어회로 CONT를 거쳐서 프로그램회로 PGC에 입력되는 것에 의해 예를들면 프로그램회로 PGC는 라이트전압 V_pp를 출력하는 것으로 EPROM에 정보가 라이트된다.

이 EPROM에 특유의 직접적인 주변회로(정보의 라이트계회로)는 EPROM을 마스크 ROM으로 치환한 경우에 반도체 집적회로장치 LSI에 논리적으로 불활성인 상태에서 잔존하도록 구성되어 있다. 예를들면, 상기 정보의 라이트계회로는 회로패턴을 그대로 잔존시키고, 제어신호에 따라 논리적으로 불활성인 상태로 구성된다.

이 논리적으로 불활성인 상태는, 예를들면 EPROM에 있어서, 전원전압 V_cc나 라이트전압 V_pp(또는 승압전압 V_pp1)를 상기 라이트계 회로에 공급하는 배선을 마스크 ROM에서는 접지전원(GND) V_ss에 접속되는 것으로 구성된다.

또는 상기 정보의 라이트계 회로의 출력배선을 다른 회로와 접속하지 않도록 구성해도 된다.

또, 정보의 라이트계 회로는 회로의 형성영역이 잔존하지만, 회로패턴을 형성하지 않고(소자를 형성하지 않고) 논리적으로 불활성인 상태로 구성해도 된다.

즉, EPROM에만 사용하는 특유의 주변회로는 마스크 ROM으로 치환했을때, 회로 영역이 그대로 남아있고, 회로 패턴을 형성하지 않은 것에 의해 확실하게 논리적으로 불활성인 상태로 구성할 수 있다.

예를들면, 제3도 B에 도시한 바와 같이 랄이트선택 MOSFET Y_w0등의 EPROM에만 사용하는 특유의 주변회로는 회로 패턴을 형성하지 않고 논리적으로 불활성인 상태로 구성된다.

다음에 제1도, 제2도, 제3도 A, 제3도 B, 제4도 A 및 제4도 B를 사용하여 반도체 집적회로장치 LSI에 탑재한 EPROM을 마스크 ROM으로 치환하는 방법에 대해서 설명한다. 여기에 EPROM은 2층 게이트 전극구조의 전계효과 트랜지스터로 메모리 셀을 구성하고, 제1층의 게이트전극으로 플로팅 게이트전극, 제2층의 게이트전극으로 콘트롤 게이트전극 및 이것들에서 연장하는 워드선이 구성되어 있다.

또, EPROM의 주변회로는 게이트절연막의 두께 tox1을 갖는 고내압 MISFET(HMIS) 및 게이트 절연막의 두께 tox1보다 얇은 막두께 tox2를 갖는 MISFET로 구성되어 있다.

또, 제1도에 도시한 ROM 블럭 이외의 각 회로 블럭은 제2층의 게이트전극으로 형성된 1층 게이트 전극구조의 전계효과 트랜지스터로 구성된 경우에 대해서 설명한다.

(1) 메모리 셀 어레이 M-RAY

EPROM의 메모리 셀인 전계효과 트랜지스터에 특유의 플로팅 게이트 전극을 삭제하고, 1층 게이트 전극구조의 전계효과 트랜지스터를 메모리 셀로 하는 마스크 ROM을 구성한다. 즉, EPROM에 있어서 플로팅 게이트전극은 제1층의 게이트전극으로 형성되어 있으므로, 마스크 ROM으로 치환한 경우에 제1층의 게이트전극의 형성공정을 삭제한다. ROM 블럭이외의 각 회로블럭은 제2층의 게이트전극으로 구성되어 있으므로, 마스크 ROM으로 치환하는 것에 의한 구조적인 변화나 전기적인 특성은 발생하지 않는다. 또 제3도 A 및 제3도 B에 도시한 바와 같이 EPROM의 메모리 셀은 병렬로 배치되어 있으므로, 가로형 마스크 ROM(메모리 셀이 병렬로 배치되어 있는 마스크 ROM)으로 간단하게 치환할 수 있다.

(2) 디코더 회로 DEC 및 리드계 회로

메모리 셀 어레이 M-ARY에 라이트된 정보는 X디코더회로, Y디코더회로, 센스앰프 SA, 데이타출력 버퍼 DOB 및 제어회로 CONT에 의해 리드된다. 이것들의 리드동작에 사용되는 직접적인 주변회로는 상술한 바와 같이 EPROM이나 마스크 ROM공통으로 사용할 수 있도록 회로가 구성되어 있으므로, EPROM을 마스크 ROM으로 치환하는 경우에 기본적으로 회로구성을 변경할 필요가 없다.

단 EPROM은 라이트동작에 고전압을 사용하므로, 상기 직접적인 주변회로의 전계효과 트랜지스터의 게이트전극을 소자구조상 제1층 게이트전극 및 제2층 게이트전극으로 되는 2층 게이트전극구조를 사용하는 경우, 또는 제1층 게이트전극 또는 제2층 게이트전극만의 1층 게이트전극 구조를 사용하는 경우가 있다. 어느 경우에도 마스크 ROM으로 치환할때, 제2층 게이트 전극만의 1층 게이트전극 구조의 전계효과 트랜지스터로 직접적인 주변회로를 구성한다.

또 EPROM을 게이트 절연막의 두께 tox1을 갖는 고내압 MISFET를 마스크 ROM으로 치환하는 경우, 게이트 절연막의 두께 tox2를 갖는 MISFET로 구성한다.

이때 특히 제한되지 않지만, 회로정수를 변경해도 된다. 또 2층 게이트전극구조의 전계효과 트랜지스터로 주변회로를 구성하는 전자의 경우 제1층 게이트전극과 제2층 게이트 전극이 층간절연막을 거쳐서 평면으로 교차하면, 마스크 ROM으로 치환한 경우에 단락하는 부분이 발생하므로, EPROM에서 2층 게이트전극 구조의 전계효과 트랜지스터로 주변회로를 구성하는 경우, 활성상태의 양 게이트전극이 평면으로 교차하지 않도록 마스크 패턴을 형성해둔다.

(3) 라이트계 회로

정보의 라이트계 회로는 주로 EPROM의 경우에 사용되고, 주로 프로그램회로 PGC, 데이타 입력 버퍼 DIB, 프로그램 제어회로

, 라이트 전압 V_pp및 제어회로 CONT로 구성되어 있다. 이중 제어회로 CONT를 제외한 마스크 ROM에서는 사용하지 않는 라이트계 회로는 EPROM을 마스크 ROM으로 치환할때, 상술한 바와 같이 논리적으로 불활성인 상태로 구성한다.

(4) 기타

도시하지 않았지만, 메모리 셀 어레이 M-ARY가 EPROM인 경우, 외부에서 직접 EPROM으로 액세스할 수 있는 회로를 갖고 있으므로, 마스크 ROM으로 치환한 경우에도 마스크 ROM에 직접 액세스할 수 있도록 상기 회로는 활성상태로 되어 있다. 이것에 의해 마스크 ROM의 데이타를 용이하게 체크할 수 있게 된다.

이와같이 EPROM을 마스크 ROM으로 치환할때, 메모리 셀 어레이 M-ARY 및 주변회로의 회로영역, 회로구성은 변경하지 않고, EPROM에만 사용하는 라이트계 회로는 논리적으로 불활성인 상태로 구성한다.

이것에 의해 EPROM을 탑재한 반도체 집적회로장치 LSI를 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 치환하는 것은 회로구성 등의 설계변경을 최소의 설계변경으로 행할 수 있어 시스템 체크, 회로 체크 등의 초기평가를 간단하게 할 수 있다. 따라서 상기 마스크 ROM을 탑재한 반도체 집적회로장치 LSI의 개발기간을 단축할 수 있다.

다음에 상기 EPROM을 탑재한 반도체 집적장치 LSI의 EPROM을 마스크 ROM으로 치환하여 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 형성하는 경우에 대해서 제5도(제조 공정 흐름도)를 사용하여 형성방법이 기본 개념을 설명한다.

제5도에 도시한 바와 같이 우선 소자분리영역을 형성한다(공정(501)). 이 소자분리영역 형성공정은 반도체 기판상에 형성되는 각각의 반도체소자를 분리하기 위한 공정으로써, 예를들면 선택산화법으로 형성한 두꺼운 필드절연막을 형성하는 공정이다. 또 이 공정으로 p형 웰영역 및 n형 웰영역을 형성한다. 이 공정은 EPROM, 마스크 ROM의 각각에 공통의 공정이다. 다음에 게이트 절연막 및 게이트 전극을 형성한다(공정(502)). 이 게이트절연막 및 게이트전극형성공정은 전계효과 트랜지스터의 게이트절연막 및 게이트전극의 각각을 형성하는 공정이다. 이 공정은 EPROM의 경우, 2층 게이트전극구조이므로, 2층의 게이트전극을 형성하는 공정이고 마스크 ROM의 경우, 1층 게이트전극구조이므로, 1층게이트전극을 형성하는 공정이다. 이 공정에는 전계효과 트랜지스터의 임계값 전압을 조정하는 불순물 도입공정을 포함한다.

다음에 확산층을 형성한다(공정(503)). 확산층 형성공정은 전계효과 트랜지스터의 소오스영역 및 드레인영역을 형성하는 공정으로써, n채널 전계효과 트랜지스터는 n형 불순물, p채널 전계효과 트랜지스터는 p형 불순물을 각각 도입하는 공정이다. 이 확산층 형성공정은 EPROM, 마스크 ROM의 각각에 공통인 공정이다.

다음에 층간 절연막을 형성한다(공정(504)). 층간절연막형성공정은 전계효과 트랜지스터와 그 위칭의 배선을 전기적으로 분리하는 절연막을 형성하는 공정이다. 층간절연막으로써는 CVD(Chemical Vapor Deposition)법으로 퇴적시킨 산화규소막, PSG(Phospho Silicate Glass)막, BPSG(Boron-doped Phospho silicate Glass)막 등의 단일층, 또는 그것들을 조합시킨 복합막으로 형성한다. 이 층간 절연막 형성공정은 EPROM, 마스크 ROM의 각각에 공통인 점이다.

다음에 배선을 형성한다(공정(505)). 배선형성공정은 각각의 반도체소자사이를 접속하기 위한 접속구멍을 형성하는 공정과 알루미늄 등의 배선을 형성하는 공정을 포함한다. 이 배선형성공정은 EPROM, 마스크 ROM의 각각에 공통인 공정이다.

다음에 정보를 라이트한다(공정(506)). 정보의 라이트 공정은 소정의 MOSFET의 채널형성영역에 소정의 불순물, 예를들면 붕소(B)를 이온주입으로 도입하여 임계값전압을 변화시키는 공정이다. 이 정보의 라이트 공정은 마스크 ROM에만 포함되는 공정이다.

다음에 비활성화막을 형성한다(공정(507)). 비활성화막 형성공정은 반도체소자전면을 덮는 최종비활성화막을 형성하는 공정이다. 비활성화막으로써는, 예를들면 PSG막, 질화규소막 등으로 형성된다. 이 비활성화막 형성공정은 EPROM, 마스크 ROM의 각각에 공통인 공정이다.

다음에 제6도 A(주요부 단면도), 제6도 B∼제6도 F(각 제조공정마다 도시한 주요부 단면도)를 사용해서 EPROM을 탑재한 반돛 집적회로장치 LSI의 구조 및 구체적인 제조방법에 대해서 설명한다. 또 제7도 A(주요부 단면도), 제7도 B∼제7도 F(각 제조공정마다 도시한 주요부 단면도)를 사용해서 EPROM을 마스크 ROM으로 치환한 반도체 집적회로장치 LSI의 제조 및 구체적인 제조방법에 대해서 설명한다.

제6도 A에 도시한 바와 같이 반도체 집적회로장치 LSI는 전계효과 트랜지스터 Q_M을 메모리 셀로 하는 EPROM을 탑재하고 있다. 전계효과 트랜지스터 Q_M은 단결정규소로 되는 p^_형 반도체기판(1)의 주면에 형성되어 게이트 절연막(4), 플로팅 게이트전극(5)(제1층 게이트전극), 게이트절연막(6), 콘트롤 게이트전극(8)(제2층 게이트전극), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(10) 및 1쌍의 n⁺형 반도체영역(14)로 구성되어 있다. 전계효과 트랜지스터 Q_M은 2층 게이트전극구조로 구성되어 있다.

저불순물 농도의 n형 반도체영역(10)은 고불순물 농도의 n⁺형 반도체영역(14)와 채널형성영역사이에 마련되어 있다. 이 n형 반도체영역(10)은 소위 LDD(Lightly Doped Drain)구조의 전계효과 트랜지스터를 구성한다. n형 반도체영역(10)은 게이트전극(8)에 대해서 자기정합적으로 구성되어 있다. 고불순물 농도의 n⁺형 반도체영역(14)는 측벽공간(13)을 사이에 두고 게이트전극(8)에 대해서 자기정합적으로 구성되어 있다.

동일 반도체기판(1)의 주면에 형성된 전계효과 트랜지스터(MISFET) Q_nT1, Q_nT2, Q_pT1, Q_pT2의 각각은 주변회로를 구성한다. 본 실시예에서 ROM이외의 간접적인 주변회로로 되는 회로블럭은 전계효과 트랜지스터 Q_nT2, Q_pT2로 구성되어 있다. 이 전계효과 트랜지스터 Q_nT2, Q_pT2는 전계효과 트랜지스터 Q_M의 콘트롤 게이트전극(8)과 동일 도전층으로 형성된 게이트전극(8)을 갖는 1층 게이트 전극구조로 구성되어 있다. 또 ROM의 직접적인 주변회로는 전계효과 트랜지스터 Q_nT1, Q_nT2, Q_pT1, Q_pT2의 각각으로 구성되어 있다. 전계효과 트랜지스터 Q_nT1, Q_pT1은 전계효과 트랜지스터 Q_M의 플로팅 게이트전극(5)와 동일 도전층으로 형성된 게이트전극(5)를 갖는 1층 게이트전극 구조로 구성되어 있다.

또, 전계효과 트랜지스터 Q_pT1, Q_pT2는 n^_형 웰영역(1A)에 형성된 p채널 MISFET이며, 제6도 A에 도시한 바와같이 주변회로는 주로 CMOS로 구성되어 있다.

또, 전계효과 트랜지스터 Q_nT1, Q_nT2, Q_pT1, Q_pT2는 LLDD 구조로 구성되어 있다.

전계효과 트랜지스터 Q_nT1, Q_pT1은 고내압 MISFET(HMIS)이며, 전계효과 트랜지스터 Q_nT1, Q_pT1의 게이트 절연막의 두께 tox2는 전계효과 트랜지스터 Q_nT2, Q_pT2의 게이트 절연막의 두께 tox1보다 두꺼운 막두께로 구성되어 있다.

또 고내압 MISFET는 LDD구조에 한정하지 않고 DD(Double Drain)구조등 내압에 대한 마진을 더욱 높이는 다른 구조로 구성해도 된다.

제5도 A에서 전계효과 트랜지스터 Q_M, Q_nT1, Q_nT2의 각각은 필드절연막(2) 및 p형 채널 스토퍼영역(3)에 의해 서로 전기적으로 분리되어 있다. 전계효과 트랜지스터 Q_M, Q_nT1, Q_nT2, Q_pT1, Q_pT2의 각각의 반도체영역(14),(15)에는 층간절연막(16)에 형성된 접속구멍(17)을 통해서 배선(18)이 접속되어 있다. 배선(18)위에는 비활성화막(19)가 마련되어 있다.

한편 제7도 A에 도시한 바와 같이 반도체 집적회로장치 LSI는 ROM 블럭내에서 EPROM에서 마스크 ROM으로 치환하고, 이 치환된 마스크 ROM의 메모리 셀인 전계효과 트랜지스터 Q_M을 갖고 있다. 전계효과 트랜지스터 Q_M은 반도체 기판(1)의 주면에 형성되고, 게이트절연막(7), 게이트전극(8), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(10) 및 1쌍의 n⁺형 반도체영역(14)로 구성되어 있다.

직접, 간접의 각 주변회로의 전계효과 트랜지스터(MISFET) Q_nT1, Q_nT2, Q_pT1, Q_pT2의 각각은 이 마스크 ROM의 메모리 셀인 전계효과 트랜지스터 Q_M과 같은 구조, 즉 제2층 게이트전극(8)에 의해 형성된 1층 게이트전극 구조로 형성되어 있다.

이와 같이 본 실시예에서는 EPROM에서의 고내압 MISFET Q_nT1, Q_pT1이 EPROM에서의 전계효과 트랜지스터 Q_nT2, Q_pT2와 기본적으로 같은 구조로 치환되어 있다.

다음에 EPROM을 탑재한 반도체 집적회로장치 LSI의 제조방법 및 그것에 대응시킨 마스크 ROM을 탑재한 반도체 집적회로장치 LSI의 제조방법에 대해서 상기 제4도를 병용하면서 설명한다.

(1) 공통 소자분리영역 형성공정

제6도 B에 도시한 바와 같이 EPROM을 탑재한 반도체 집적회로장치 LSI는 p^_형 반도체기판(1)의 주면위의 소정의 영역에 n^_형 웰영역(1A)를 형성한다.

다음에 반도체 기판(1)의 주면위의 소정의 영역에 공지의 선택산화법으로 필드절연막(2)(실리콘 산화막)을 형성하여 이것과 거의 동일한 제조공정으로 p형 채널스토퍼영역(3)을 형성한다.

상기 EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성하는 경우는 제7도 A에 도시한 바와 같이 실질적으로 같은 n^_형 웰영역(1A), 필드절연막(2) 및 채널스토퍼영역(3)을 형성한다.

(2) 게이트절연막, 게이트전극 형성공정

첫째, EPROM을 탑재한 반도체 집적회로장치 LSI는 소자형성영역의 절연막(4')를 제거한 후 청정한 게이트절연막(4)를 형성한다.

게이트절연막(4)는, 예를들면 열산화법에 의해 약 300∼500Å 정도의 실리콘 산화막으로 형성한다. 그후 전계효과 트랜지스터 Q_nT1, Q_pT1의 소자형성영역에 있어서, 반도체 기판(1)의 주면부에 임계값전압을 조정하는 불순물을 이온주입 등으로 도입한다.

다음에 기판전면에 다결정규소막을 퇴적한 후 RIE(Reactive Ion Etching)등의 이방성에칭으로 소정의 패터닝을 행하여 제6도 C에 도시한 바와 같이 전계효과 트랜지스터 Q_M의 플로팅 게이트전극(5) 및 전계효과 트랜지스터 Q_nT1, Q_pT1의 게이트전극(5)를 형성한다.

이 다결정규소막은, 예를들면 CVD법으로 형성하고, 저저항화를 위해 그 퇴적후에 인(p) 또는 비소(As)등의 n형 불순물이 이온주입으로 도입되어 있다.

마스크 ROM을 탑재한 반도체 집적회로장치 LSI는 실질적으로 제1층 게이트전극(5)를 형성하는 공정을 삭제하고 있다.

둘째, EPROM을 탑재한 반도체 집적회로장치 LSI는 플로팅 게이트전극(5) 및 게이트전극(5)의 표면을 산화한 실리콘 산화막으로 전계효과 트랜지스터 Q_M의 게이트절연막(6)을 형성한다.

다음에 플로팅게이트전극(5) 및 게이트전극(5)상의 게이트절연막(6)을 제외한 영역의 게이트절연막(6)을 선택적으로 제거한다.

다음에 기판전면에 산화처리를 실시하여 전계효과 트랜지스터 Q_nT2, Q_pT2의 게이트절연막(7)을 형성한다.

이 게이트절연막(7)은, 예를들면 열산화 또는 CVD법으로 약 200∼300Å의 실리콘 산화막으로 형성된다. 즉 전계효과 트랜지스터 Q_nT2, Q_pT2의 게이트 절연막두께는 전계효과 트랜지스터 Q_nT1, Q_pT1의 게이트절연막두께보다 얇은 막두께로 구성되어 있다.

EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성하는 경우는 소자형성영역에서 절연막(4')를 제거한 다음, 청정한 게이트절연막(7)을 형성한다.

세째, EPROM을 탑재한 반도체 집적회로장치 LSI는 전계효과 트랜지스터 Q_nT2, Q_pT2의 형성영역에 임계값 전압을 조정하는 소정의 불순물을 도입한 다음, 실질적으로 제1층 게이트전극(5)를 형성하는 공정과 마찬가지로 해서 기판 전면에 다결정 규소막을 퇴적하여 소정의 패터닝을 행하는 것으로 제6도 D에 도시한 바와 같이 게이트전극(8)을 형성한다. 이 게이트전극(8)은 전계효과 트랜지스터 Q_M의 콘트롤게이트전극(8), 주변회로의 전계효과 트랜지스터 Q_nT2, Q_pT2의 게이트전극(8)의 각각으로써 형성된다.

또 게이트전극(8)은 다결정 규소막에 한정되지 않고, 다결정 규소막위에 고융점 금속막이나 고융점 실리사이드막(WSi₂)을 마련한 복합막(예를들면, 폴리사이드막)으로 형성해도 된다. 또 고융점 금속막, 고융점 실리사이드막은 CVD법, 또는 스퍼터법으로 형성할 수 있다.

EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성하는 경우는 제7도 C에 도시한 바와 같이, 제6도 D에 도시한 공정과 마찬가지로 대응해서 게이트 절연막(7)위에 게이트전극(8)을 형성한다. 이 게이트전극(8)은 전계효과 트랜지스터 Q_M, Q_nT1, Q_pT1의 각각의 게이트전극(8)로써 형성된다.

(3) 공통 확산층 형성공정

우선 EPROM을 탑재한 반도체 집적회로장치 LSI는 열산화법을 이용해서 주로 전계효과 트랜지스터 Q_M의 플로팅 게이트전극(5)를 덮는 게이트절연막(9)(실리콘 산화막)를 형성한다. 이것에 의해 EPROM의 메모리 셀의 플로팅 게이트전극(5)에서 정보로 되는 라이트된 전자가 빠져나가는 것을 방지할 수 있다. 또, 이 게이트절연막(9)는 게이트전극(5) 또는 (8)끝부분의 절연내압을 향상할 수 있다.

또, 게이트절연막(9)는 열산화법에 한정되지 않고, CVD법으로 형성해도 된다.

다음에 제6도 E에 도시한 바와 같이 전계효과 트랜지스터 Q_M의 형성영역에서 반도체기판(1)의 주면부에 n형 반도체영역(10)을 형성한다. 반도체영역(10)은, 예를들면 10¹⁵atoms/㎠ 정도의 비소를 60∼100KeV 정도의 에너지 이온주입으로 도입하는 것으로 형성할 수 있다.

다음에 전계효과 트랜지스터 Q_nT1, Q_nT2의 형성영역에서 n형 반도체영역(11)을 형성한다. 반도체영역(11)은 예를들면 10¹³atoms/㎠정도의 인을 50∼80KeV정도의 에너지 이온주입으로 도입하는 것으로 형성할 수 있다.

다음에 전계효과 트랜지스터 Q_nT1, Q_nT2의 형성영역에서 n^_형 웰영역(1A)(n^_)의 주면부에 p형 반도체영역(12)를 형성한다. 반도체영역(12)는, 예를들면 10¹³atoms/㎠정도의 붕소를 10∼20KeV정도의 에너지 이온주입으로 도입하는 것으로 형성할 수 있다.

또, 반도체영역(10),(11),(12)의 각각은 형성되는 순서를 바꾸어도 된다.

이와 같이, 전계효과 트랜지스터 Q_M의 형성영역에 있어서, 반도체기판(1)의 주면부에 상기 n형 반도체영역(11)보다 고불순물농도의 n형 반도체영역(10)을 형성한다. 반도체영역(10)은 주로 드레인영역의 근방에서의 전계강도를 높여서 핫캐리어의 발생량을 증가하도록 구성되어 있다.

이들의 LDD 구조를 구성하기 위한 반도체영역(10),(11),(12)의 각각은 게이트전극(5),(8), 플로팅 게이트전극(5), 콘트롤 게이트전극(8)의 어느것인가 하나에 대해서 자기정합적으로 형성되어 있다.

다음에 각각의 게이트전극(5),(8), 플로팅 게이트전극(5), 콘트롤게이트(8)의 각각의 측벽에 측벽공간(13)을 형성한다. 측벽공간(13)은, 예를들면 CVD로 퇴적시킨 산화규소막에 RIE등의 이방성에칭을 실시하는 것으로 형성할 수 있다.

다음에 전계효과 트랜지스터 Q_M, Q_nT1, Q_nT2의 형성영역에 있어서, n⁺형 반도체영역(14)를 형성한다.

반도체영역(14)는, 예를들면 10¹⁶atoms/㎠정도의 As를 60∼100KeV 정도의 에너지 이온주입으로 도입하는 것으로 형성할 수 있다. 반도체영역(14)는 각각의 게이트전극(5),(8), 플로팅 게이트전극(5), 콘트롤 게이트전극(8)에 대해서 자기정합적으로 형성된다.

다음에 전계효과 트랜지스터 Q_pT1, Q_pT2의 형성영역에 있어서, n^_형 웰영역(1A)의 주면부에 p⁺형 반도체영역(15)를 형성한다. 반도체영역(15)는 예를들면 10¹⁵⁶atoms/㎠ 도의 붕소를 10∼20KeV 정도의 에너지 이온주입으로 도입하는 것으로 형성할 수 있다.

EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적 회로장치 LSI를 형성하는 경우는 제7도 D에 도시한 바와 같이, 제6도 E에 도시한 공정과 마찬가지로 대응해서 n형 반도체영역(11) 및 n⁺반도체영역(14)를 형성한다.

이들의 반도체영역(11),(14)는 전계효과 트랜지스터 Q_M, Q_nT1, Q_nT2의 각각의 반도체영역(11),(14)로써 형성된다.

(4) 공통 층간절연막 형성공정

EPROM을 탑재한 반도체 집적회로장치 LSI는 층간절연막(16)을 형성한다.

EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성하는 경우는 상기 공정과 마찬가지로 대응해서 층간절연막(16)을 형성한다.

(5) 공통 배선형성공정

EPROM을 탑재한 반도체 집적회로장치 LSI는 층간절연막(16)에 접속구멍(17)을 형성한다음, 층간절연막(16)위의 전면에 배선층을 형성하고, 그것에 RIE등의 이방성 드라이에칭을 이용한 소정의 패터닝을 실시하여 제6도 F에 도시한 바와 같이 배선(18)을 형성한다.

EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성하는 경우는 제7도 E에 도시한 바와 같이 상기 공정과 마찬가지로 대응해서 접속구멍(17), 배선(18)의 각각을 순차로 형성한다.

(6) 정보의 라이트공정

마스크 ROM을 탑재한 반도체 집적회로장치 LSI는 배선(18)을 형성한다음, 제7도 F에 도시한 바와 같이 층간절연막(16) 및 게이트전극(8)을 통해서 소정의 전계효과 트랜지스터 Q_M의 채널형성영역에 소정의 불순물, 예를들면 붕소를 1점 쇄선으로 도시한 포토레지스트막을 마스크로 해서 이온주입에 의해 도입하여 임계값전압을 변화시킨다. 즉, 불순물이 도입되지 않은 전계효과 트랜지스터 Q_M(메모리 셀)은 워드선 W를 선택하면 ON하고, 불순물이 도입된 전계효과 트랜지스터 Q_M(메모리 셀)은 워드선 W를 선택해도 OFF로 형성된다.

또, 이 정보의 라이트공정은 이것에 한정되지 않고, 제7도 D에 도시한 전계효과 트랜지스터 Q_M이 완성된 다음에 행해도 된다. 기본적으로 정보의 라이트공정은 제조공정의 최종단에 가까울수록 제품 완성까지 요하는 시간을 단축할 수 있으므로, 바람직하다.

또, 정보의 라이트공정은 전계효과 트랜지스터 Q_M의 소자 형성영역에 필드절연막(2)를 형성하는가, 안하는가, 또는 전계효과 트랜지스터 Q_M의 소오스영역, 또는 드레인영역(반도체영역(14),(15))에 배선(데이타선)(18)을 접속하는가, 안하는가로 행해도 된다.

(7) 공통 비활성화막 형성 공정

EPROM을 탑재한 반도체 집적회로장치 LSI는 상기 제6도 A에 도시한 바와같이 비활성화막(19)를 형성한다.

EPROM을 치환해서 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성하는 경우는 상기 제7도 A에 도시한 바와 같이, 상기 공정과 마찬가지로 대응해서 비활성화막(19)를 형성한다.

이들 한쌍의 제조공정을 실시하는 것에 의해 EPROM을 탑재한 반도체 집적회로장치 LSI를 형성할 수 있음과 동시에 이 제조공정을 이용해서 일부분을 수정하는 것 만으로 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 형성할 수 있다. 즉, EPROM을 탑재한 반도체 집적회로장치 LSI를 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 치환하는 것은 회로 및 제조공정에서 사용되는 마스크 모두 최소의 설계 변경으로 행할 수 있다.

또 제6도 A에 도시한 바와 같이 고내압 MISFET Q_nT1, Q_pT1은 LDD구조에 한정되지 않고, DD구조 또는 다른 고내압의 구조로 구성한 경우라도 상기와 마찬가지로 해서 LDD구조로 용이하게 치환할 수 있다.

이와같이 EPROM을 탑재한 마이크로 컴퓨터 CPU를 갖는 반도체 집적회로장치 LSI를 형성하고, 이 반도체 집적회로장치 LSI에 탑재된 EPROM에 정보를 라이트, 소거하면서 EPROM에 라이트하는 마이크로 컴퓨터 CPU를 제어하는 프로그램을 결정하고(초기평가를 행하고), 상기 반도체 집적회로장치 LSI의 EPROM을 마이크로 컴퓨터등의 주변회로를 변경하지 않고 마스크 ROM으로 변환하고, 이 마스크 ROM에 상기 결정된 프로그램을 라이트한 반도체 집적회로장치 LSI를 형성하는 것에 의해 상기 주변회로의 테스트기간에 상당하는 것만큼 상기 마스크 ROM을 탑재한 반도체 집적회로장치 LSI의 개발 기간을 단축할 수 있다.

이 결과, 전자기기에 초기평가시에 내장된 EPROM을 탑재한 반도체 집적회로장치 LSI를, 초기평가 종료후에 그것에 비해서 저렴한 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 간단하고 신속하게 치환할 수 있으므로, 전자기기의 가격을 저렴하게 할 수 있다.

또, 반도체 집적회로장치 LSI에 탑재된 EPROM은 EPROM의 메모리 셀인 전계효과 트랜지스터 Q_M의 플로팅 게이트전극(5)의 형성공정을 삭제하는 것만으로 가로형 마스크 ROM으로 용이하게 치환할 수 있다.

또, 이 치환은 EPROM, 마스크 ROM의 각각에 필요한 주변회로를 기본적으로 같은 회로구성으로 하고 있으므로, 치환시의 변경점을 최소한으로 하여 시스템체크, 회로의 체크등의 초기평가를 간단하게 할 수 있다.

또, EPROM에만 사용하는 특유의 주변회로는 마스크 ROM으로 치환했을때, 회로영역을 논리적으로 불활성영역으로 해서 그대로 남겨두므로, 마스크 ROM을 탑재한 반도체 집적회로장치 LSI를 제조할때 사용되는 마스크 패턴의 변경을 적게할 수 있다. 즉, EPROM을 탑재한 반도체 집적회로장치 LSI를 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 치환하는 것은 회로 및 제조공정에서 사용되는 마스크 모두 최소의 설계변경으로 행할 수 있다.

또, EPROM을 탑재한 반도체 집적회로장치 LSI를 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 치환하는 것은 자외선 소거용창을 패키지에서 제거할 수 있으므로, 패키지 비용 자체를 저렴하게 형성할 수 있다. 또, 패키지는 세라믹 패키지를 수지 패키지로 교환할 수 있으므로, 가일층 패키지의 비용을 저감할 수 있다.

실시예 Ⅱ

본 실시예 Ⅱ는 상기 실시예 Ⅰ의 반도체 집적회로장치에 있어서 EPROM의 메몰 셀을 1층 게이트구조로 형성하고, 이 1층 게이트전극 구조의 메모리 셀은 구성된 EPROM을 마스크 ROM으로 치환하는 본 발명의 제2의 실시예이다.

본 발명의 실시예 Ⅱ인 반도체 집적회로장치 LSI에 탑재된 EPROM의 메모리 셀을 제8도 A(주요부 단면도)에 도시한다.

제8도 A에 도시한 바와 같이, 반도체 집적회로장치 LSI에 탑재된 EPROM의 메모리 셀은 제2층 게이트전극으로 형성된 플로팅 게이트전극(28)과 n⁺형 반도체영역으로 형성된 콘트롤 게이트전극(20)을 갖는 전계효과 트랜지스터 Q_M으로 구성되어 있다. 소오스영역 및 드레인영역은 플로팅게이트전극(28)의 게이트길이 방향으로 각각 배치되어 있다.

다음에 이 EPROM의 메모리 셀의 구체적인 제조방법에 대해서 제8도 B 및 제8도 C(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단히 설명한다.

우선 상기 실시예 Ⅰ과 마찬가지로 해서 p^_형 반도체기판(1)의 주면에 필드절연막(2), p형 채널스토퍼영역(3), 게이트절연막(7)을 순차로 형성하여 임계값전압을 조정하는 불순물을 도입한다.

다음에 제8도 B에 도시한 바와 같이, 반도체 기판(1)의 주면부에 n형 불순물을 이온주입등으로 도입하여 콘트롤 게이트전극(20)을 형성한다.

다음에 기판전면에 다결정규소막을 퇴적하고, 소정의 패터닝을 실시하여 제8도 C에 도시한 바와 같이, 플로팅 게이트전극(28)을 형성한다. 이 공정과 동일 제조공정으로 주변회로인 전계효과 트랜지스터의 게이트전극(28)을 형성한다.

다음에 상기 실시예 Ⅰ과 같이 반도체영역(14),(15), 층간 절연막(16), 접속구멍(17), 배선(18)의 각각을 순차로 형성하는 것에 의해 EPROM을 탑재한 반도체 집적회로장치 LSI가 완성된다.

이 반도체 집적회로장치 LSI에 탑재된 EPROM을 마스크 ROM으로 치환하기 위해서는 다음에 기재하는 방법중 어느 하나로 행한다.

(1) 플로팅 게이트전극(28)과 콘트롤 게이트전극(20)을 전기적으로 접속한다. 이 접속은, 예를들면 배선(18)로 행한다.

(2) 콘트롤 게이트전극(20)의 형성공정을 삭제하고, 이 삭제된 영역에 두꺼운 필드절연막(2)를 형성한다. 그리고 플로팅게이트전극(28)은 워드선 W로써 사용되는 배선(18)에 접속한다.

이와 같이 반도체 집적회로장치 LSI에 탑재된 1층 게이트 전극구조의 메모리 셀은 갖는 EPROM을 마스크 ROM으로 치환하는 것은 2층 게이트전극 구조의 메모리 셀을 갖는 EPROM에 비해서 용이하게 행할 수 있다.

실시예 Ⅲ

본 실시예 Ⅲ은 상기 실시예 Ⅰ의 반도체 집적회로장치에 있어서, 마스크 ROM으로 치환하기 전의 ROM으로써 전기적으로 정보를 라이트하고, 또 전기적으로 정보를 소거하는 불휘발성 기억회로, 즉 EEPROM(Electrically EPROM)을 사용한 본 발명의 제3의 실시예이다.

본 발명의 실시예 Ⅲ인 반도체 집적회로장치 LSI에 탑재된 EEPROM의 메모리 셀 제9도(등가회로도)에 도시한다.

제9도에 도시한 바와 같이 반도체 집적회로장치 LSI에 탑재된 EEPROM의 메모리 셀은 전하를 축적하는 플로팅게이트전극을 갖고, 또 터널현상에 의해 상기 플로팅게이트전극중에 전자를 주입하는 FLOTOX(Floation Gate Tunnel Oxide)형으로 구성된 전계효과 트랜지스터 Q_M11∼Q_Mmn과 이것과 직렬로 접속된 제어용 전계효과 트랜지스터 Q_T11∼Q_Tmn으로 구성되어 있다. 제어용 전계효과 트랜지스터 Q_T11∼Q_Tmn은 데이타선 D₁∼D_n에 접속됨과 동시에 워드선 W_T1∼W_Tm에 접속되어 매트릭스형상으로 배치되어 있다. 또 전계효과 트랜지스터 Q_M11∼Q_Mmn의 콘트롤 게이트전극은 상기 워드선 W_T1∼W_Tm에 평행하게 배치된 워드선 Q_M1∼Q_Mm에 접속되어 있다.

이 EEPROM의 정보의 라이트동작 및 정보의 소거동작은 공지이므로, 특별히 설명하지 않는다.

다음에 반도체 집적회로장치 LSI에 탑재된 EEPROM을 마스크 ROM으로 치환하는 방법을 설명한다. 또 주변회로의 형성방법에 대해서는 상기 실시예 Ⅰ과 실질적으로 같으므로 여기에서는 생략한다.

(1) 메모리 셀의 제어용 전계효과 트랜지스터 Q_T를 마스크 ROM으로 치환하는 경우.

메모리 셀의 제어용 전계효과 트랜지스터 Q_T는 그 기본구조를 변경하지 않고, 그대로 마스크 ROM의 메모리 셀로 치환할 수 있다. 마스크 ROM으로 치환할때는 메모리 셀의 FLOTOX형 전계효과 트랜지스터 Q_M및 그것에 접속된 워드선 W_M은 삭제된다. 이 전계효과 트랜지스터 Q_M의 부분은 확산층으로써 형성되어 단순한 저항으로써 작용하므로, 마스크 ROM의 구성에 영향을 주지 않는다.

(2) 메모리 셀의 FLOTOX형 전계효과 트랜지스터 Q_M을 마스크 ROM으로 치환하는 경우.

메모리 셀의 FLOTOX형 전계효과 트랜지스터 Q_M은 상기 실시예 Ⅰ과 실질적으로 같은 마스크 ROM으로 치환할 수 있다. 마스크 ROM으로 치환할때에는 메모리 셀의 제어용 전계효과 트랜지스터 Q_T및 그것에 접속된 워드선 W_T는 삭제된다. 이 전계효과 트랜지스터 Q_T의 부분은 확산층으로써 형성되어 단순한 저항으로써 작용하므로, 마스크 ROM의 구성에는 영향을 주지 않는다.

이와 같이 반도체 집적회로장치 LSI에 탑재된 EEPROM을 마스크 ROM으로 치환하는 것에 의해 상기 실시예 Ⅰ과 실질적으로 같은 효과를 낼 수 있다.

실시예 Ⅳ

본 실시예 Ⅳ는 EPROM을 논리함수 결정용 소자로써 사용한 PLA(Programmable Logic Array)를 마스크 ROM으로 치환한 본 발명의 제4의 실시예이다.

본 발명의 실시예 Ⅳ인 반도체 집적회로장치 LSI에 탑재된 PLA의 구성을 제10도(등가회로도)에 도시한다.

제10도에 도시한 반도체 집적회로장치 LSI에 탑재된 PLA의 정보를 라이트하는 방법은 공지이므로 간단히 설명한다.

우선 AND 어레이에 있는 논리 셀

₁₁에 정보를 라이트하는 경우.

(1) AND 어레이와 OR 어레이사이에 있는 제어용 트랜지스터 T₁을 OFF상태로 하여 전위 V₃을 라이트전압으로 한다.

(2) 입력 I₁에 라이트전압을 인가한 다음, 부하용 트랜지스터 TQ₁을 ON 상태로 해서 논리셀

₁₁에 정보를 라이트한다.

다음에 OR 어레이에 있는 논리셀 M₁₁에 정보를 라이트하는 경우.

(1) 제어용 트랜지스터 T₁∼T_m, T₁∼T_0e을 OFF상태로 하여 전위 V₄및 V₄를 라이트전압으로 한다.

(2) 부하용 트랜지스터 T_M1및 제어용 트랜지스터 t₁을 ON 상태로 해서 논리셀 M₁₁에 정보를 라이트한다. 통상의 PLA로써 사용하는 경우는 제어용 트랜지스터 T₁∼T_m, t₁∼t_m을 OFF상태, t₁∼t_0e을 ON 상태, V₃및 V₄를 소정의 전위로 설정한다.

이 PLA에 사용하고 있는 EPROM을 마스크 ROM으로 치환하는 방법은 상기 실시예 Ⅰ과 실질적으로 같으므로, 여기에서는 설명을 생략한다.

이와 같이 EPROM으로 형성되는 PLA를 탑재한 반도체 집적회로장치 LSI를, 마스크 ROM을 탑재한 반도체 집적회로장치 LSI로 치환하는 것에 의해 상기 실시예 I과 실질적으로 같은 효과를 낼 수 있다.

또 상기 실시예 Ⅰ∼실시예 Ⅳ의 각각에서 본 발명은 반도체 집적회로 장치 LSI에 탑재된 마스크 ROM을 EPROM 또는 EPROM으로 치환할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

예를들면 본 발명은 EPROM을 세로형 EPROM으로 하고, 이것을 세로형 마스크 ROM으로 치환해도 된다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

불휘발성 기억회로를 탑재한 마이크로 컴퓨터를 갖는 반도체 집적회로 장치에 있어서, 상기 불휘발성 기억회로를 그외의 불휘발성 기억회로로 치환하는 개발시간을 단축할 수 있다.

Claims

제1의 반도체 집적회로 장치의 회로구성을 변환해서 제2의 반도체 집적회로 장치를 형성하는 방법으로서, 상기 제1의 반도체 집적회로 장치는 반도체 기판상에 마이크로 컴퓨터와 전기적으로 정보를 라이트하고 그 정보를 소거할 수 있는 제1의 불휘발성 기억회로를 갖고, 상기 제1의 불휘발성 기억회로는 메모리 셀 어레이, 정보의 리드회로 및 정보의 라이트 회로를 갖고, 상기 제2의 반도체 집적회로 장치는 반도체 기판상에 마이크로 컴퓨터와 정보의 리드 전용의 제2의 불휘발성 기억회로를 갖고, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 제2의 불휘발성 기억회로의 정보의 리드회로를 상기 제1의 불휘발성 기억회로의 정보의 리드회로의 회로구성과 기본적으로 동일한 회로구성으로 구성하는 공정, 제2의 불휘발성 기억회로의 메모리 셀 어레이를 상기 제1의 불휘발성 기억회로의 메모리 셀 어레이의 회로구성의 일부를 수정한 회로구성으로 구성하는 공정, 상기 제1의 불휘발성 기억회로의 정보의 라이트 회로의 회로구성을 논리적으로 불활성인 상태로 수정하고, 제2의 불휘발성 기억회로의 정보의 라이트 회로를 상기 논리적으로 불활성인 상태로 구성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 제1의 불휘발성 기억회로의 메모리 셀 어레이는 워드선과 MISFET로 구성되는 메모리 셀을 갖고, 상기 MISFET는 상기 반도체 기판상에 형성된 제1의 게이트절연막, 상기 제1의 게이트 절연막상에 형성된 플로팅 게이트전극, 상기 플로팅 게이트 전극상에 형성된 제2의 게이트 절연막 및 상기 제2의 게이트 절연막상에 형성된 콘트롤 게이트 전극을 갖고, 상기 콘트롤 게이트 전극은 상기 워드선에 결합하고, 상기 워드선은 상기 제1의 불휘발성 기억회로의 정보의 라이트회로에 결합하고, 상기 제2의 불휘발성 기억회로의 메모리 셀 어레이를 구성하는 공정은 MISFET로 구성되는 메모리 셀이 반도체 기판상에 형성된 게이트 절연막과 상기 게이트 절연막상에 형성된 게이트 전극으로 구성되고, 또한 상기 게이트 전극이 워드선에 결합되도록 상기 제1의 불휘발성 기억회로의 메모리 셀 어레이의 회로구성이 수정되는 반도체 집적회로 장치의 형성방법.
제2항에 있어서, 상기 제2의 불휘발성 기억회로는 마스크 ROM이고, 상기 제2의 불휘발성 기억회로에 상기 제2의 반도체 집적회로 장치의 마이크로 컴퓨터를 제어하는 프로그램이 라이트되어 있고, 상기 프로그램은 상기 제1의 반도체 집적회로 장치의 제1의 불휘발성 기억회로에 정보를 라이트하고 또한 소거하는 것에 의해 결정되는 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 제2의 불휘발성 기억회로의 회로 레이아우트는 상기 제1의 불휘발성 기억회로의 회로 레이아우트와 동일한 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 논리적으로 불휘발성 상태는 회로형성 영역은 잔존시키고 회로패턴을 형성하지 않는 상태에서 형성되는 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 논리적으로 불활성인 상태는 상기 제1의 불휘발성 기억회로의 정보의 라이트 회로의 출력배선 또는 입력배선을 수정하는 것에 의해 형성되는 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 논리적으로 불활성인 상태는 제어신호에 의해서 형성되는 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 논리적으로 불활성인 상태는 상기 제1의 불휘발성 기억 회로의 정보의 라이트 회로에 라이트 전압을 공급하는 배선을 수정하고, 상기 배선에 접지전위를 공급하는 것에 의해 형성되는 반도체 집적회로 장치의 형성방법.
제1항에 있어서, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 상기 제2의 반도체 집적회로 장치의 마이크로 컴퓨터를 상기 제1의 반도체 집적회로 장치의 마이크로 컴퓨터의 회로구성과 기본적으로 동일한 회로구성으로 구성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
제1의 반도체 집적회로 장치의 회로구성을 변환해서 제2의 반도체 집적회로 장치를 형성하는 방법으로서, 상기 제1의 반도체 집적회로 장치는 반도체 기판상에 마이크로 컴퓨터와 전기적으로 정보를 라이트하고 그 정보를 소거할 수 있는 제1의 불휘발성 기억회로를 갖고, 상기 제1의 불휘발성 기억회로는 메모리 셀 어레이와 구동회로를 갖고, 상기 메모리 셀 어레이는 워드선과 MISFET로 이루어지는 메모리 셀을 갖고, 상기 MISFET는 상기 반도체 기판상에 형성된 제1의 게이트절연막, 상기 제1의 게이트 절연막상에 형성된 플로팅 게이트전극, 상기 플로팅 게이트 전극상에 형성된 제2의 게이트 절연막 및 상기 제2의 게이트 절연막상에 형성된 콘트롤 게이트 전극을 갖고, 상기 콘트롤 게이트 전극은 상기 워드선에 결합되고, 상기 구동회로는 스위치 MISFET를 갖고, 상기 스위치 MISFET의 소오스-드레인 경로는 단자와 상기 워드선 사이에 결합되고, 리드 동작시에 상기 단자에 전원전위가 공급되고, 라이트 동작시에 상기 단자에 라이트 전위가 공급되고, 상기 제2의 반도체 집적회로 장치는 상기 반도체 기판상에 마이크로 컴퓨터와 정보의 리드 전용의 제2의 불휘발성 기억회로를 갖고, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 제2의 불휘발성 기억회로의 메모리 셀 어레이를 상기 제1의 불휘발성 기억회로의 메모리 셀 어레이의 회로구성의 일부를 수정한 회로구성으로 구성하는 공정, 제2의 불휘발성 기억회로의 구동회로를 상기 제1의 불휘발성 기억회로의 구동회로의 회로구성과 기본적으로 동일한 회로구성으로 구성하는 공정을 포함하고, 상기 제2의 불휘발성 기억회로의 메모리 셀 어레이를 구성하는 공정은 MISFET로 구성되는 메모리 셀이 반도체 기판상에 형성된 게이트 절연막과 상기 게이트 절연막상에 형성된 게이트 전극으로 구성되고, 또한 상기 게이트 전극이 워드선에 결합되도록 상기 제1의 불휘발성 기억회로의 메모리 셀 어레이의 회로구성이 수정되고, 상기 제2의 불휘발성 기억회로의 구동회로를 구성하는 공정은 구동회로의 스위치 MISFET의 소오스-드레인 경로를 전원전위가 공급되는 단자와 상기 워드선 사이에 결합하도록 구성되는 것을 특징으로 하는 반도체 집적회로 장치의 형성방법.
제10항에 있어서, 상기 제1의 불휘발성 기억회로는 라이트 전압을 상기 단자에 공급하는 정보의 라이트 회로와 라이트 전압을 상기 정보의 라이트 회로에 공급하는 배선을 갖고, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 상기 제1의 불휘발성 기억회로의 정보의 라이트 회로 및 배선의 회로구성과 기본적으로 동일한 회로구성이고, 제2의 불휘발성 기억회로의 정보의 라이트 회로 및 배선의 회로구성을 구성하는 공정을 포함하고, 상기 제2의 불휘발성 기억회로의 상기 배선에 접지전위를 공급하는 반도체 집적회로 장치의 형성방법.
제11항에 있어서, 상기 제1의 불휘발성 기억회로의 구동회로는 리드동작시에 전원전위를 상기 워드선에 공급하고, 라이트 동작시에 라이트 전위를 상기 워드선에 공급하는 반도체 집적회로 장치의 형성방법.
제12항에 있어서, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 제2의 불휘발성 기억회로의 회로 레이아우트를 상기 제1의 불휘발성 기억회로의 회로 레이아우트와 기본적으로 동일한 회로 레이아우트로 구성하고, 상기 제2의 반도체 집적회로 장치의 마이크로 컴퓨터를 상기 제1의 반도체 집적회로 장치의 마이크로 컴퓨터의 회로구성과 기본적으로 동일한 회로 구성으로 구성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
제1의 반도체 집적회로 장치의 회로구성을 변환해서 제2의 반도체 집적회로 장치를 형성하는 방법으로서, 상기 제1의 반도체 집적회로 장치는 반도체 기판상에 마이크로 컴퓨터와 전기적으로 정보를 라이트하고 그 정보를 소거할 수 있는 제1의 불휘발성 기억회로를 갖고, 상기 제1의 불휘발성 기억회로는 MISFET로 이루어지는 메모리 셀을 갖고, 상기 제1의 불휘발성 기억회로의 메모리 셀은 상기 반도체 기판의 상부에 형성된 플로팅 게이트 전극과 상기 플로팅 게이트 전극의 상부에 형성된 콘트롤 게이트 전극을 갖고, 상기 제1의 반도체 집적회로 장치의 마이크로 컴퓨터는 제1의 MISFET로 구성되고, 상기 제1의 MISFET는 상기 반도체 기판상에 형성된 제1의 게이트 절연막과 상기 제1의 게이트 절연막상에 형성된 제1의 게이트 전극을 갖고, 상기 플로팅 게이트 전극은 상기 제1의 반도체 집적회로 장치에 있어서의 1층째의 게이트 전극으로 구성되고, 상기 콘트롤 게이트 전극 및 제1의 게이트 전극은 상기 제1의 반도체 집적회로 장치에 있어서의 2층째의 게이트 전극으로 구성되고, 상기제2의 반도체 집적회로 장치는 반도체 기판상에 마이크로 컴퓨터와 정보의 리드 전용의 제2의 불휘발성 기억회로를 갖고, 상기 제2의 불휘발성 기억회로는 제2의 MISFET로 이루어지는 메모리 셀을 갖고, 상기 제2의 MISFET는 상기 반도체 기판상에 형성된 제2의 게이트 절연막과 상기 제2의 게이트 절연막상에 형성된 제2의 게이트 전극을 갖고, 상기 제2의 반도체 집적회로 장치의 마이크로 컴퓨터는 상기 제3의 MISFET로 구성되고, 상기 제2의 MISFET는 상기 반도체 기판상에 형성된 제3의 게이트 절연막과 상기 제3의 게이트 절연막상에 형성된 제3의 게이트 전극을 갖고, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 상기 제2의 게이트 전극과 상기 제3의 게이트 전극을 상기 제1의 반도체 집적회로 장치의 2층째의 게이트 전극으로 형성된 콘트롤 게이트 전극과 제1의 게이트 전극에 각각 대응하도록 구성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 형성방법.
제14항에 있어서, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 상기 제1의 반도체 집적회로 장치에 있어서의 1층째의 게이트전극 형성공정에 대응하는 공정을 포함하지 않는 반도체 집적회로 장치의 형성방법.
제14항에 있어서, 상기 제1의 반도체 집적회로 장치에 있어서, 상기 제1의 불휘발성 기억회로 이외의 회로블럭은 제4의 MISFET로 구성되고, 상기 제4의 MISFET의 게이트 전극은 상기 제1의 반도체 집적회로 장치에 있어서의 2층째의 게이트 전극으로 구성되고, 상기 제2의 반도체 집적회로 장치에 있어서 상기 제2의 불휘발성 기억회로 이외의 회로블럭은 제5의 MISFET로 구성되고, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 상기 제5의 MISFET의 게이트 전극을 상기 제1의 반도체 집적회로 장치의 2층째의 게이트 전극으로 형성된 상기 제4의 MISFET의 게이트 전극에 대응하도록 구성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
제14항에 있어서, 상기 제2의 반도체 집적회로 장치를 형성하는 방법은 상기 제2의 반도체 집적회로 장치의 상기 제2의 불휘발성 기억회로를 상기 제1의 불휘발성 기억회로의 회로구성과 기본적으로 동일한 회로구성으로 구성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
제14항에 있어서, 상기 제1의 반도체 집적회로 장치에 있어서의 1층째의 게이트전극은 규소막으로 구성되고, 상기 제1의 반도체 집적회로 장치에 있어서의 2층째의 게이트 전극은 폴리사이드막으로 구성되는 반도체 집적회로 장치의 형성방법.