KR0135051B1 - Method for manufacturing hetero junction bipolar transistor device - Google Patents
Method for manufacturing hetero junction bipolar transistor deviceInfo
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Abstract
이종접합 측면 쌍극자 트랜지스터장치의 제조방법(Method for Manufacturing Heterojunction lateral Bipolar Transistor Device)Method for Manufacturing Heterojunction lateral Bipolar Transistor Device
실리콘산화막(11) 위에 얇게 형성된 n- 실리콘층(12)을 갖는 SOI 기판 위에 열산화에 의한 완전한 소자격리(13)를 하고, 실리콘산화막(14)을 형성하고, 에미터와 서브-컬렉터 부분인 n++영역(22)을 정의하고, n++영역(22)의 실리콘산화막(14)을 식각하며, 측벽 실리콘 질화막(15)을 형성하며, n++영역(16)을 형성하기 위해서 n형 불순물을 이온주입(17)하고, 열산화하여서 n++영역(16)에 실리콘산화막(18)을 형성하며, 베이스영역을 정의하고, 베이스영역의 측벽 실리콘질화막(15)을 완전히 제거하며, 실리콘질화막(15)의 제거로 노출된 실리콘층을 비등방적으로 식각하고 실리콘층이 노출되어 있는 베이스영역(111)에만 선택적으로 p형 실리콘-게르마늄(Si1-xGex)(112)을 성장시키고, p++층(115)을 실리콘-게르마늄층(112) 위에 성장시키며, p++층(115)에 열산화막(116)을 형성하며, 에미터 마스크(24)를 사용해서 에미터 부분을 정의해주고, 실리콘산화막(18)을 식각한 후, 노출된 에미터부분의 n++실리콘층(16a)을 습식식각하는 데, p형 실리콘-게르마늄(Si1-xGex)(112)층은 식각되지 않도록 선택적 습식식각법을 사용하며, n++다결정 실리콘층(120)을 화학증착법으로 형성하고, 에미터 마스크(24)를 다시 사용해서 다결정 실리콘층(120)을 정의하고 식각하며, 실리콘산화막(121)을 형성하고 열처리함으로써 주입된 불순물을 활성화시키고, 에미터와 베이스의 접합을 형성하며, 접촉부분(25)을 정의하고, 정의된 감광막을 마스크로 반응성 이온 식각하여 실리콘산화막(121,116,18)을 식각하고 감광막을 제거하며, 타이타늄을 형성하고 열처리하여 타이타늄 실리사이드(122)를 형성한다.On the SOI substrate having the n-silicon layer 12 thinly formed on the silicon oxide film 11, complete device isolation 13 by thermal oxidation is performed, and the silicon oxide film 14 is formed, which is an emitter and a sub-collector part. In order to define the n ++ region 22, to etch the silicon oxide film 14 of the n ++ region 22, to form the sidewall silicon nitride film 15, and to form the n ++ region 16, ion implantation of n-type impurities is performed ( 17) and thermal oxidation to form a silicon oxide film 18 in the n ++ region 16, to define a base region, to completely remove the sidewall silicon nitride film 15 of the base region, and to remove the silicon nitride film 15 Anisotropically etch the exposed silicon layer and selectively grow p-type silicon-germanium (Si 1 -xGex) 112 only in the base region 111 where the silicon layer is exposed, and p ++ layer 115 is silicon- Growing on the germanium layer 112, forming a thermal oxide film 116 on the p ++ layer 115, The emitter portion 24 is used to define the emitter portion, the silicon oxide film 18 is etched, and the n ++ silicon layer 16a of the exposed emitter portion is wet-etched to form p-type silicon-germanium (Si). 1- xGex) 112 uses selective wet etching so as not to be etched, n ++ polycrystalline silicon layer 120 is formed by chemical vapor deposition, and emitter mask 24 is used again to form polycrystalline silicon layer 120. Define and etch, activate the implanted impurities by forming and thermally treating the silicon oxide film 121, form a junction of the emitter and the base, define the contact portion 25, and use the defined photoresist as a mask for reactive ions. The silicon oxide films 121, 116 and 18 are etched by etching to remove the photoresist, and the titanium silicide 122 is formed by forming and heat treating titanium.
이로써, 동작속도가 크게 향상될 수 있으며, 소자크기를 획기적으로 줄일 수 있어서, MOSFET 소자와 비슷한 수준의 높은 집적도를 얻을 수 있게 된다.As a result, the operation speed can be greatly improved, and the device size can be significantly reduced, so that a high degree of integration similar to that of the MOSFET device can be obtained.
Description
제1도의 (a) 내지 (r)은 본 발명의 바람직한 실시예에 따른 이종 접합 측면 쌍극자 트랜지스터 장치의 제조방법을 공정순서대로 나타내 단면도이고,(A)-(r) of FIG. 1 is sectional drawing which shows the manufacturing method of the heterojunction side dipole transistor device which concerns on a preferable embodiment of this invention in process order,
제2도의 (a) 및 (b)는 제1도의 제조방법에서 사용되는 마스크들의 평면 배치도(mask layout)이다.(A) and (b) of FIG. 2 are planar mask layouts of masks used in the manufacturing method of FIG.
본 발명은 컴퓨터나 통신기기 등과 같은 차세대 고속 정보처리 시스템에서 사용될 수 있는 고속쌍극자 트랜지스터(high speed bipolar transistor)장치에 관한 것으로서, 특히 SOI(silicon-on-insulator) 기판 위에서 완전히 소자격리되고, 에미터(emitter)와 베이스(base), 컬렉터(collector)가 수평으로 배치되어 있으면서 베이스층으로 실리콘-게르마늄(Si1-xGex)을 사용하는 이종접합 쌍극자 트랜지스터 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed bipolar transistor device that can be used in a next generation high speed information processing system such as a computer or a communication device. In particular, the device is completely isolated from a silicon-on-insulator substrate and emitter. A method of manufacturing a heterojunction dipole transistor device using silicon-germanium (Si1-xGex) as a base layer while an emitter, a base, and a collector are arranged horizontally.
동종접합 쌍극자 트랜지스터(homojunction bipolar transistor)소자는 그 크기가 작아지고, 자기정렬(self-alignment)방법이나 에미터 다결정 실리콘 기술 등을 이용해서 소자의 동작속도가 개선되었다.Homojunction bipolar transistor devices have been reduced in size and improved in operating speed by using self-alignment or emitter polycrystalline silicon technology.
하지만 계속적인 소자축소와 성능향상을 위해서는 에미터와 배이스의 불순물농도가 증가되어야 하므로, 종래의 동종접합 쌍극자 트랜지스터 구조에서 소자특성을 개선시키는 데에는 한계가 있다.However, since the impurity concentrations of the emitter and the base must be increased for continuous device reduction and performance improvement, there is a limit in improving device characteristics in the conventional homojunction dipole transistor structure.
이러한 동종접합 쌍극자 트랜지스터의 한계를 넘기 위해서 이종접합 쌍극자 트랜지스터(heterojunction bipolar transistor)가 제안되고 많은 연구가 진행되고 있다.Heterojunction bipolar transistors have been proposed and many studies have been conducted to overcome the limitations of such homojunction dipole transistors.
이종접합 쌍극자 소자란 에미터의 전달자 주입(carrier injection)효율을 높여 소자의 동작속도를 개선하기 위해 제안된 것이다.The heterojunction dipole device is proposed to improve the operating speed of the device by increasing the carrier injection efficiency of the emitter.
이를 위해서 에미터와 베이스를 각각 다른 물질을 이용하여 에너지 밴드갭(energy bandgap)의 차이를 이용한다.To this end, the emitter and the base use different materials to take advantage of the energy bandgap.
이러한 이종접합 쌍극자 소자는 차세대의 고속 쌍극자 소자로서 연구되고 있다.Such heterojunction dipole devices have been studied as next generation high speed dipole devices.
이러한 이종접합을 위한 물질 중에서 고도로 발달된 실리콘(silicon) 반도체 기술을 그대로 이용하면서 이종접합을 얻을 수 있는 재료로서 실리콘과 게르마늄이 고체 용액(solid solution)으로 존재하는 실리콘 게르마늄 합금(alloy)을 베이스의 재료로서 사용하는 기술이 집중 연구되고 있다.Among the materials for heterojunction, a heterojunction can be obtained by using a highly developed silicon semiconductor technology as a base and a silicon germanium alloy in which silicon and germanium exist as a solid solution. The technique used as a material is intensively researched.
이러한 고성능의 이종접합 쌍극자 트랜지스터 구조를 고안하는 데 있어서는, 동종접합 쌍극자 소자에서와 마찬가지로 기생저항(parasitic resistance)과 기생 정전용량(parasitic capacitance)을 줄이는 것이 매우 중요하다.In devising such a high performance heterojunction dipole transistor structure, it is very important to reduce parasitic resistance and parasitic capacitance as in the homojunction dipole element.
또한 트랜지스터를 SOI 기판 위에 구현하면, 완전한 소자격리를 매우 쉽게 얻을 수 있어서, 방사선(radiation)에 대한 저항성이 큰 소자를 만들 수가 있고 기생 정전 용량을 줄일 수도 있어, 고속 동작 특성을 갖는 소자를 얻을 수 있을 뿐만 아니라 소비전력을 줄일 수 있는 등의 장점이 있다.In addition, when the transistor is implemented on the SOI substrate, complete device isolation can be obtained very easily, so that a device having high resistance to radiation can be made and parasitic capacitance can be reduced, thereby obtaining a device having high-speed operation characteristics. In addition, there are advantages such as reducing power consumption.
그래서 SOI 기판 위에 여러 가지 소자를 구현하려는 연구가 활발하게 진행되고 있다.Therefore, researches to implement various devices on SOI substrates are actively conducted.
이와 더불어 전계효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)와 쌍극자 트랜지스터를 같은 칩(chip) 위에 만들어 각 소자의 장점을 함께 취하려는 노력도 계속되어 왔다.In addition, efforts have been made to take advantage of each device by making a metal-oxide-semiconductor field effect transistor (MOSFET) and a dipole transistor on the same chip.
이와 같이 MOSFET 소자와 쌍극자 소자를 같은 칩에 함께 만들기 위해서는, 실리콘 산화막(silicon oxide)위의 실리콘층의 두께가 얇은 SOI 기판을 이용하는 것이 유리하다.Thus, in order to make a MOSFET element and a dipole element together on the same chip, it is advantageous to use the SOI substrate with a thin thickness of the silicon layer on a silicon oxide.
왜냐하면 완전한 소자격리를 위해서는 MOSFET 소자는 얇은 실리콘층 위에 만드는 것이 유리하기 때문이다.Because for complete device isolation, it is advantageous to build MOSFET devices on thin silicon layers.
따라서 쌍극자 소자도 역시 얇은 실리콘층 위에 만들어져야만 한다.Thus, dipole devices must also be made on thin silicon layers.
하지만, 종래의 쌍극자 소자에서는 수직방향으로 에미터, 베이스와 컬렉터가 형성되기 때문에 얇은 실리콘층을 갖는 SOI 기판 위에 쌍극자 소자를 제조하는 것은 상당히 곤란하였다.However, in the conventional dipole elements, since the emitter, the base and the collector are formed in the vertical direction, it is quite difficult to manufacture the dipole element on the SOI substrate having the thin silicon layer.
따라서, 소자를 완전히 격리하고, 에미터와 베이스, 컬렉터가 같은 측면 방향의 단면적을 갖도록 하면서 측면(lateral)방향으로 일렬로 그들을 정렬시킬 수 있다면 소자의 기생저항과 기생 정전용량을 획기적으로 줄일 수 있게 될 것이다.Thus, if devices can be completely isolated and the emitters, bases and collectors can be aligned in the lateral direction while having the same lateral cross-sectional area, the parasitic resistance and parasitic capacitance of the device can be significantly reduced. Will be.
더욱이, 베이스층으로 실리콘-게르마늄을 사용하여 이종접합 측면 쌍극자 소자를 구현할 수 있다면 가장 빠른 쌍극자 소자를 완성할 수 있을 것이다.Furthermore, if a heterojunction lateral dipole device can be implemented using silicon-germanium as the base layer, the fastest dipole device can be completed.
본 발명의 목적은 얇은 실리콘층을 갖는 SOI 기판 위에 완전한 소자격리를 하고, 에미터와 베이스 및 컬렉터가 측면방향으로 배치되는 측면형 이종접합 쌍극자 트랜지스터의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a side heterojunction dipole transistor in which complete device isolation is performed on an SOI substrate having a thin silicon layer, and an emitter, a base, and a collector are disposed laterally.
이제부터 하나의 실시예를 통하여 본 발명을 상세히 설명한다.The present invention will now be described in detail through one embodiment.
제1도의 (a)∼(r)은 본 발명의 바람직한 실시예에 따른 이종 접합 측면 쌍극자 트랜지스터의 제조방법을 공정순서대로 나타낸 단면도이다.(A)-(r) is sectional drawing which showed the manufacturing method of the heterojunction side dipole transistor which concerns on a preferable embodiment of this invention in process order.
이하 제1도를 참조하면서 본 실시예의 제조방법을 상세히 설명한다.Hereinafter, the manufacturing method of this embodiment will be described in detail with reference to FIG. 1.
제1도의 (a)를 참조하여, 절연막인 실리콘산화막(11) 위에 n-형의 실리콘층(12)이 형성된 SOI 기판에서, 열 산화에 의해 활성 영역(inactive region)의 상기 실리콘층(12)에 소자격리용 산화막(실리콘산화막)(13)을 형성한다.Referring to FIG. 1A, in an SOI substrate in which an n-type silicon layer 12 is formed on a silicon oxide film 11 serving as an insulating film, the silicon layer 12 in the inactive region is thermally oxidized. An oxide isolation film (silicon oxide film) 13 is formed in the device isolation layer.
소자격리를 위해서 첫 번째 마스크(mask)를 사용하는데, 그것의 평면 배치(layout)를 살펴보면 제2도의 (a)에서 참조번호 21로 나타낸 실선과 같다.The first mask is used for device isolation, and the layout thereof is the same as the solid line indicated by reference numeral 21 in FIG.
제1도의 (a) 내지 (1)은 제2도의 (a)에서 A-A'방향으로 취해진 단면도이다.(A)-(1) of FIG. 1 is sectional drawing taken along the AA 'direction in (a) of FIG.
이어, 제1도의 (b)를 참조하여, 웨이퍼의 표면 위에 2000Å정도의 두께로 절연막(실리콘 산화막)(14)을 화학증착법을 이용하여 형성한다.Subsequently, referring to Fig. 1B, an insulating film (silicon oxide film) 14 is formed on the surface of the wafer by a chemical vapor deposition method with a thickness of about 2000 GPa.
다음, 두 번째 마스크를 이용하여 에미터와 서브-컬렉터(sub-collector)로 사용될 한쌍의 n++형의 영역들(제 1 도전층들)을 정의(define) 한다.Next, a second mask is used to define a pair of n ++ type regions (first conductive layers) to be used as an emitter and a sub-collector.
이 제 1 도전층들은 제2도의 (a)에서 참조번호 22로 표시된 점선으로 정의되는 영역이다.These first conductive layers are regions defined by the dotted lines indicated by reference numeral 22 in (a) of FIG.
상기 제 1 도전층(n++영역)들은 리소그라피에 의해 정의된다.The first conductive layers (n ++ regions) are defined by lithography.
이어, 제1도의 (c)를 참조하여, 상기 리소그라피에서 형성된 감광막 패턴(photoresist pattern)을 마스크로서 사용하는 반응성 이온식각법(reactive ion etching)에 의해 실리콘 산화막(14)을 식각하여 활성영역(active region)의 실리콘층(12)을 노출시킨다.Next, referring to (c) of FIG. 1, the silicon oxide film 14 is etched by reactive ion etching using a photoresist pattern formed from the lithography as a mask, thereby forming an active region. the silicon layer 12 of the region).
노출된 실리콘층(12)과 실리콘 산화막(14) 위에 화학증착법에 의해 절연막(실리콘질화막)을 형성하고, 반응성 이온 식각법으로 상기 그것을 비등방적으로(anisotropically) 식각함으로써, 측벽 실리콘 질화막(15)을 형성함과 아울러 활성영역의 실리콘층(12)을 노출시킨다.An insulating film (silicon nitride film) is formed on the exposed silicon layer 12 and the silicon oxide film 14 by chemical vapor deposition, and the sidewall silicon nitride film 15 is etched anisotropically by reactive ion etching. In addition, the silicon layer 12 in the active region is exposed.
이때, 형성되는 측벽 실리콘 질화막(15)에 의해 베이스 폭이 결정된다.At this time, the base width is determined by the sidewall silicon nitride film 15 formed.
따라서, 측벽 실리콘 질화막(15)의 두께를 조절하는 것에 의해 베이스층의 폭 크기가 쉽게 조절될 수 있다.Therefore, the width size of the base layer can be easily adjusted by adjusting the thickness of the sidewall silicon nitride film 15.
다음, 제1도의 (d)를 참조하여, 에미터와 서브-컬렉터인 제 1 도전층(n++영역)을 만들기 위해서, 노출된 실리콘층(12)으로 제 1 도전형(n형)의 불순물 이온들(17)을 주입하여 활성영역에 한쌍의 n++영역들(16)을 형성한다.Next, referring to (d) of FIG. 1, in order to make the first conductive layer (n ++ region) which is an emitter and a sub-collector, the first conductive type (n-type) of impurity ions is exposed to the exposed silicon layer 12. Field 17 is implanted to form a pair of n ++ regions 16 in the active region.
이때, 제 1 도전형의 불순물 이온(17)으로서는 As 이온이 사용된다.At this time, As ions are used as the impurity ions 17 of the first conductivity type.
다음, 제1도의 (e)를 참조하여, 선택적인 열산화에 의해 상기 As 이온이 주입된 n++형의 제 1 도전층들(16) 위에만 선택적으로 절연막(실리콘 산화막)(18)을 형성한다.Next, referring to (e) of FIG. 1, an insulating film (silicon oxide film) 18 is selectively formed only on the n ++ type first conductive layers 16 into which As ions are implanted by selective thermal oxidation. .
다음, 베이스를 형성하기 위해서 마스크를 사용하는 데, 베이스 마스크에 의해 정의되는 베이스 영역은 제2도의 (a)에서 참조번호 23으로 나타낸 굵은 실선에 의해 정의되는 영역이다.Next, a mask is used to form a base, wherein the base area defined by the base mask is an area defined by thick solid lines indicated by reference numeral 23 in FIG.
그러나, 이 영역(23)은 정확한 베이스 영역이 아니다.However, this area 23 is not an exact base area.
베이스는 측벽 절연막(15a)을 식각하여 제거한 후, 측벽 절연막(15a)이 제거된 바로 그 부분에 만들어 질 것이기 때문에 제2도의 (a)에 도시된 베이스 영역(23)은 단순히 측벽 절연막(15a)을 식각 제거할 때, 다른 부분들을 보호하기 위한 것이다.Since the base is made by etching the sidewall insulating film 15a and then removing the sidewall insulating film 15a, the base region 23 shown in FIG. 2A is simply the sidewall insulating film 15a. When etched away, to protect other parts.
따라서, 마스크 오정렬로 인한 결함은 발생되지 않는다.Thus, no defect due to mask misalignment is generated.
다음, 제1도의 (f)를 참조하여, 리소그라피에 의해 베이스를 정의하여 감광막 패턴(10)을 형성한다.Next, referring to FIG. 1 (f), the base is defined by lithography to form the photoresist pattern 10.
감광막 패턴(110)을 마스크로서 사용하는 식각에 의해 베이스가 형성될 영역에 위치한 측벽 절연막(15a)을 완전히 제거하여 실리콘층(12)의 표면(19)을 노출시킨다.By etching using the photoresist pattern 110 as a mask, the sidewall insulating layer 15a positioned in the region where the base is to be formed is completely removed to expose the surface 19 of the silicon layer 12.
다음, 제1도의 (g)를 참조하여, 반응성 이온 식각으로 표면(19)이 노출된 실리콘층(12)을 비등방적으로 식각하여 실리콘 산화막(11)의 표면(111)을 노출시킨다.Next, referring to FIG. 1G, the silicon layer 12 having the surface 19 exposed by reactive ion etching is anisotropically etched to expose the surface 111 of the silicon oxide film 11.
다음, 제1도의 (h)를 참조하여, 감광막 패턴(110)을 제거한 후, 기판을 세척하고, SiH2Cl2-GeH4-HCl-H2계 가스를 이용하는 화학증착법으로 실리콘 산화막(11)의 노출된 표면(111) 위에만 선택적으로 p+형의 불순물이 고농도로 도핑된 실리콘-게르마늄(Si1-xGex)층(112)을 성장시킨다.Next, referring to (h) of FIG. 1, after removing the photoresist pattern 110, the substrate is washed, and the exposed surface of the silicon oxide film 11 by chemical vapor deposition using a SiH 2 Cl 2 -GeH 4 -HCl-H 2 -based gas ( 111) grows a silicon-germanium (Si 1- x Gex) layer 112 selectively doped with a high concentration of p + type impurities.
상기 Si1-xGex층(112)을 선택적으로 성장시킬 때에는 n-형의 실리콘층(12a)과 Si1-xGex층(112) 사이의 계면(113)이 스트레인드층(strained layer)이 되도록 Si1-xGex층(112)을 성장시킨다.The Si 1 -xGex layer 112 to be grown selectively, when the Si interface 113 between the n- type silicon layer (12a) and the Si 1 -xGex layer 112 is such that the strain deucheung (strained layer) 1 a -xGex layer 112 is grown.
이때, 에미터가 될 제 1 도전층(n++영역)(16)과 Si1-xGex층(112) 사이의 계면(114)도 스트레인드층이 형성될텐데, 이 스트레인드층은 차후의 공정에서 제거될 것이다.At this time, the interface 114 between the first conductive layer (n ++ region) 16 and the Si1-xGex layer 112, which will be the emitter, will also have a strained layer, which will be removed in a subsequent process.
이 화학증착공정시 상기 실리콘-게르마늄층(112)의 형성과 동시에 제 2 도전형(p+형)의 불순물들이 고농도로 도핑된다.During the chemical vapor deposition process, impurities of the second conductivity type (p + type) are doped at a high concentration simultaneously with the formation of the silicon-germanium layer 112.
이렇게 불순물이 고농도로 도핑된 실리콘-게르마늄층(1120은 베이스로서 작용하게 될 것이다.The highly doped silicon-germanium layer 1120 will act as a base.
이어, 베이스가 될 Si1-xGex층(112) 위에 SiH2Cl2-HCl-H2계 가스를 이용한 화학증착법으로 제 2 도전층(115)을 선택적으로 성장시킨다.Subsequently, the second conductive layer 115 is selectively grown on the Si 1- xGex layer 112 to be a base by chemical vapor deposition using a SiH 2 Cl 2 -HCl-H 2 -based gas.
제 2 도전층(115)은 실리콘층으로 형성되며 실리콘층의 형성과 동시에 p++형의 불순물들이 도핑된다.The second conductive layer 115 is formed of a silicon layer and is doped with p ++ type impurities simultaneously with the formation of the silicon layer.
다음, 제1도의 (i)를 참조하여, 저온 열산화 방법에 의해 제 2 도전층(115) 위에 절연막(실리콘산화막)(116)을 선택적으로 성장시킨다.Next, referring to Fig. 1 (i), an insulating film (silicon oxide film) 116 is selectively grown on the second conductive layer 115 by the low temperature thermal oxidation method.
다음에는, 네 번째 마스크를 사용하여 에미터 영역을 열어준다.Next, use the fourth mask to open the emitter area.
이때의 마스크 형상은 제2도의 (a)에서 참조번호 24로 나타낸 실선으로 정의 되는 영역의 형상과 같다.The mask shape at this time is the same as the shape of the area defined by the solid line indicated by reference numeral 24 in (a) of FIG. 2.
제1도의 (j)를 참조하여, 리소그라피법으로 감광막 패턴(117)을 형성한다.Referring to FIG. 1 (j), the photosensitive film pattern 117 is formed by lithography.
다음, 제1도의 (k)를 참조하여, 감광막 패턴(117)을 마스크로서 사용하여 절연막(18)을 식각하여 에미터 영역의 제 1 도전층(n++영역)(16a)을 노출시킨다.Next, referring to (k) of FIG. 1, the insulating film 18 is etched using the photosensitive film pattern 117 as a mask to expose the first conductive layer (n ++ region) 16a of the emitter region.
다음, 제1도의 (1)을 참조하여, 감광막 패턴(117)을 제거한 후, 노출된 에미터 영역의 제 1 도전층(16a)을 습식식각법으로 완전히 제거한다.Next, referring to (1) of FIG. 1, after removing the photoresist pattern 117, the first conductive layer 16a of the exposed emitter region is completely removed by a wet etching method.
이 식각공정에서는, 불순물이 도핑된 Si1-xGex층(112)은 식각되지 않고, 에미터 영역의 제 1 도전층(16a)만이 선택적으로 습식식각되도록 하기 위해 선택적 습식식각 용액이 사용된다.In this etching process, the dopant-doped Si 1- xGex layer 112 is not etched, and a selective wet etching solution is used so that only the first conductive layer 16a in the emitter region is selectively wet etched.
다음, 제1도의 (m)을 참조하여, 웨이퍼의 표면 위에 화학 증착법으로 에미터 영역이 채워지도록 제 3 도전층(제 1 도전형(n++형)의 불순물이 고농도로 도핑된 다결정 실리콘층)(120)을 형성한다.Next, referring to FIG. 1 (m), the third conductive layer (a polycrystalline silicon layer doped with a high concentration of impurities of the first conductivity type (n ++ type)) so that the emitter region is filled on the surface of the wafer by chemical vapor deposition. 120).
이때, 다결정 실리콘을 증착함과 동시에 n++형의 불순물들이 도핑된다.At this time, the n + + impurities are doped at the same time to deposit the polycrystalline silicon.
다음, 제1도의 (j)로 나타낸 상술한 공정에서 에미터 영역의 제 1 도전층(16a)을 선택적으로 습식식각하기 위해 사용하엿던 네 번째 마스크와 동일한 마스크를 사용하는 리소그라피에 의해 에미터 영역을 정의하여 감광막 패턴(도시되지 않음.)을 형성하고 그 감광막 패턴을 마스크로서 사용하여 제 3 도전층(n++다결정 실리콘층)(120)을 식각한 후 감광막 패턴을 제거한다.Next, the emitter region by lithography using the same mask as the fourth mask that was used to selectively wet-etch the first conductive layer 16a of the emitter region in the above-described process shown in FIG. 1 (j). To form a photoresist pattern (not shown) and use the photoresist pattern as a mask to etch the third conductive layer (n ++ polycrystalline silicon layer) 120 and then remove the photoresist pattern.
다음, 제1도의 (o)를 참조하여, 화학증착법에 의해 웨이퍼의 전 표면 위에 절연막(실리콘산화막)(121)을 형성한다.Next, referring to Fig. 1 (o), an insulating film (silicon oxide film) 121 is formed on the entire surface of the wafer by chemical vapor deposition.
이어, 이온주입된 불순물을 활성화시키고, 에미터/베이스접합(junction)을 형성하기 위한 열처리를 수행한다.Subsequently, an ion implanted impurity is activated and heat treatment is performed to form an emitter / base junction.
다음, 다섯 번째 마스크를 이용하여 접촉(contact)부분을 정의한다.Next, use the fifth mask to define the contact area.
접촉의 형성을 위한 마스크는 제 2 도의 (a)에서 참조번호 25로 나타낸 실선에 의해 정의되는 영역에 위치하게 된다.The mask for the formation of the contact is placed in the area defined by the solid line indicated by reference numeral 25 in Fig. 2A.
제1도의 (p)를 참조하여, 리소그라피방법으로 접촉영역을 정의하여 감광막 패턴(도시되지 않음.)을 형성하고, 감광막 패턴을 마스크로서 사용하여 절연막 121과 절연막 116 및 절연막 18을 순차로 식각함으로써, 제 3 도전층(120)과 제 2 도전층(115) 및 컬렉터 영역의 제 1 도전층(16b)을 각각 노출시킨 후, 감광막 패턴을 제거Referring to Fig. 1 (p), by defining a contact region by a lithography method to form a photoresist pattern (not shown), by sequentially etching the insulating film 121, the insulating film 116 and the insulating film 18 using the photosensitive film pattern as a mask. After exposing the third conductive layer 120, the second conductive layer 115, and the first conductive layer 16b of the collector region, the photoresist pattern is removed.
한다.do.
다음, 제1도의 (q)를 참조하여, 자기정렬 실리사이드(self-aligned silicide)를 형성하기 위해, 웨이퍼의 표면 위에 타이타늄(titanium)층을 형성하고 열처리를 수행한다.Next, referring to (q) of FIG. 1, in order to form a self-aligned silicide, a titanium layer is formed on the surface of the wafer and heat treatment is performed.
이로써, 실리콘과 접촉되어 있는(즉, 제 1 내지 제 4 도전층들(120,115,16b) 위의) 타이타늄층은 실리콘과 반응하여 타이타늄 실리사이드층(titanium silicide layer)(122)을 형성한다.As such, the titanium layer in contact with silicon (ie, over the first through fourth conductive layers 120, 115, and 16b) reacts with the silicon to form a titanium silicide layer 122.
그후, 절연막 121 위에 형성되어 있는 타이타늄층을 완전히 제거한다.Thereafter, the titanium layer formed on the insulating film 121 is completely removed.
마지막으로, 제1도의 (r)을 참조하여, 웨이퍼의 표면 위에 금속층을 형성하고 감광막을 도포한 후, 리소그라피 방법으로 금속전극 형상을 정의하고, 리소그라피에 의해 형성된 감광막 패턴을 마스크로서 사용하여 금속층을 식각함으로써 에미터, 베이스, 컬렉터의 금속 전극(123)을 각각 형성한다.Finally, referring to FIG. 1 (r), after forming a metal layer on the surface of the wafer and applying a photoresist film, the metal electrode shape is defined by a lithography method, and the metal layer is formed using a photoresist pattern formed by lithography as a mask. By etching, the metal electrodes 123 of the emitter, the base, and the collector are formed, respectively.
이때, 금속 전극들은 제2도의 (b)에서 참조번호 26으로 나타낸 실선에 의해 정의되는 영역들이다.At this time, the metal electrodes are regions defined by the solid line indicated by reference numeral 26 in (b) of FIG. 2.
그리고 열처리(thermal treatment)를 수행하여 본 발명에 의한 완전 소자격리된 이종접합 측면 쌍극자 트랜지스터를 완성한다.Then, the thermal treatment is performed to complete the fully isolated heterojunction lateral dipole transistor according to the present invention.
제1도의 (r)에서 보는 바와 같이 본 발명에 의한 이종접합 측면 쌍극자 트랜지스터는 SOI 기판 위에서의 완전한 소자격리와 측면 방향의 에미터, 베이스, 컬렉터 형성에 의해서 기생 정전 용량을 획기적으로 줄였다.As shown in FIG. 1 (r), the heterojunction lateral dipole transistor according to the present invention dramatically reduces the parasitic capacitance by the complete device isolation on the SOI substrate and the formation of the emitter, base, and collector in the lateral direction.
또한 베이스층(112)으로서 실리콘-게르마늄(Si1-xGex)을 사용하였다.In addition, silicon-germanium (Si 1- xGex) was used as the base layer 112.
베이스층(112)의 폭을 측벽 절연막(15)을 사용하여 쉽게 조절할 수 있다.The width of the base layer 112 can be easily adjusted using the sidewall insulating film 15.
베이스층이 얇은 데도 불구하고 제 2 도전층(115)의 선택적인 성장과 실리사이드층(122)의 형성으로 베이스 저항을 낮게 하면서 베이스전극을 연결할 수 있다.Although the base layer is thin, the base electrode can be connected while lowering the base resistance by the selective growth of the second conductive layer 115 and the formation of the silicide layer 122.
그리고 컬렉터의 항복(breakdown)전압을 높이기 위해 채택한 n-층(12a)의 컬렉터 두께를 쉽게 조절할 수 있다.And the collector thickness of the n-layer 12a adopted to increase the breakdown voltage of the collector can be easily adjusted.
상기와 같은 장점으로 본 발명에 의한 소자는 동작속도가 크게 향상될 수 있으며, 소자크기를 획기적으로 줄일 수 있어서, MOSFET 소자와 비슷한 수준의 높은 집적도를 얻을 수 있다.As described above, the device according to the present invention can greatly improve the operation speed, and can significantly reduce the device size, thereby obtaining a high degree of integration similar to that of the MOSFET device.
여기서는 한 가지의 바람직한 실시예를 통하여 본 발명의 제조방법을 설명하였으나 본 발명의 사상에 벗어남이 없이 다르게 다양한 실시가 가능하다.Herein, the manufacturing method of the present invention has been described through one preferred embodiment, but various other various implementations are possible without departing from the spirit of the present invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010557A KR0135051B1 (en) | 1994-05-14 | 1994-05-14 | Method for manufacturing hetero junction bipolar transistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010557A KR0135051B1 (en) | 1994-05-14 | 1994-05-14 | Method for manufacturing hetero junction bipolar transistor device |
Publications (2)
| Publication Number | Publication Date |
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| KR950034818A KR950034818A (en) | 1995-12-28 |
| KR0135051B1 true KR0135051B1 (en) | 1998-04-20 |
Family
ID=19383064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019940010557A KR0135051B1 (en) | 1994-05-14 | 1994-05-14 | Method for manufacturing hetero junction bipolar transistor device |
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| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020071842A1 (en) | 2018-10-04 | 2020-04-09 | 엘지전자 주식회사 | Wireless power transmitter |
-
1994
- 1994-05-14 KR KR1019940010557A patent/KR0135051B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950034818A (en) | 1995-12-28 |
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