KR0132861B1 - 비터비복호기 - Google Patents

Abstract

클래스4의 부분응답기에 의해 처리된 신호로부터 원래의 신호를 복호하는 비터비복호기가 개시된다.

본 발명에 따른 비터비복호기는 수신신호의 클럭주기로 수신신호와 소정의 규정된 패스와의 브랜치평가량을 연산하는 브랜치평가량 연산부; 브랜치평가량 연산부로부터 출력되는 브랜치평가량을 트렐리스도에 따라 상태메모리로부터 제공되는 이전 상태의 브랜치평가량과 더하고 이들 중에서 작은 값을 갖는 브랜치평가량 및 이에 대응하는 상태값을 출력하는 ACS 회로; ACS 회로로부터 출력되는 브랜치평가량을 수신신호의 2클럭주기만큼 지연시켜 ACS 회로로 출력하는 상태메모리; ACS 회로로부터 출력되는 상태값을 수신신호의 클럭주기로 교번하여 입력하며, 상태값이 입력될때마다 트렐리스포워드 방식에 의해 입력된 상태값들을 쉬프트시켜 출력하는 패스메모리들을 포함한다.

본 발명에 따른 비터비복호기는 클래스4의 부분응답기에 의해 처리된 신호를 복조함에 있어서 수신신호의 브랜치평가량을 계산하고, 이전 상태의 브랜치평가량과 더하여 트렐리스도에 따라 입력되는 값을 비교하고 선정한 후 패스메모리는 EVEN과 ODD로 분리하여 처리함으로써 하나의 복호기로 처리하게하는 효과를 갖는다.

Description

비터비복호기

제1도는 SINRZ-1 방법에 의한 디지털 자기기록재생장치를 보이는 블록도이다.

제2도는 제1도에 도시된 장치의 각부에서 발생되는 신호의 타이밍을 보이는 도면이다.

제3a도는 제1도에 도시된 클래스4의 부분응답기에 의해 처리된 신호의 상태천이도이고,

제3b도는 제3a도에 도시된 상태천이도에 대응하는 트렐리스도이다.

제4도는 본 발명에 따른 비터비복호기를 보이는 블록도이다.

제5도는 제4도에 도시된 브랜치평가량 연산부의 상세한 구성을 보이는 블록도이다.

제6도는 제4도에 도시된 ACS회로 및 상태메모리의 상세한 구성을 보이는 블록도이다.

제7도는 제4도에 도시된 패스메모리의 상세한 구성을 보이는 블럭도이다.

본 발명은 디지털 자기기록재생장치에 있어서 클래스4(class 4)의 부분응답기에 의해 처리된 신호로부터 원래의 신호를 복호하는 비터비복호기에 관한 것이다.

디지털 자기기록재생장치에서 전송채널의 특성과 심볼간 간섭을 극복하기 위해 Raised Cosine Filter를 사용하면 어느 정도 해결되지만 이를 위하여 대역폭이 증가되어야 하고, 전송채널의 대역폭에 맞도록 신호의 대역폭을 좁게하면 심볼타이밍에 의한 시간축상의 변동(jittet)을 피할 수 없게 된다.

또, 기록된 신호의 주파수가 너무 높으면 재생되지 않으며 반대로 너무 낮으면 로터리 트랜스포머(rotary transformer)를 통해 dc 성분과 저주파성분이 왜곡을 일으킨다.

심볼간 간섭현상을 적절히 이용하여 채널코딩을 하는 방법으로서 부분응답방법을 사용하며 이러한 것에는 NRZ-I(Non-Return to Zero Invertor), INRZ-I(Interleaved Non-Return to Zero Invertor). SINRZ-I(Scrambled Interleaved Non-Return to Zero Invertor) 등이 제시되어져 있다. 그 중에서 SNRZ-I 방법이 dc 성분의 제거 및 고주파신호의 전송에 있어서 적합하다.

SNRZ-I 방법에 있어서 디지털 입력신호는 기록시의 dc 성분을 제거하기 위해 스크램블(scrambled)된 후 재생시 채널에서 발생되는 잡음에 의해 에러가 전파되는 것을 방지하기 위하여 전처리(precoding)되어 자기기록매체에 기록된다.

자기기록매체로부터의 재생신호는 PLL 등의 클럭재생장치에서 발생되는 클럭신호에 동기된 샘플링신호에 의해 디지털 변환되고 채널의 주파수특성에 맞도록 등화되어 전처리된 신호가 얻어진다. 이 신호는 최우복호기(Viterbi decoder)를 통해 복호된 후 디스크램블(descrambled)되어 원래의 디지털 신호가 재생된다.

제1도는 SNRZ-I 방법에 의한 디지털 자기기록재생장치를 보이는 블록도이다. 제1도에 도시된 장치에 있어서 스크램블회로(10)은 입력되는 디지탈신호를 M계열신호와 배타적 오아(exclusive OR)처리하여 dc 성분을 제거한다. 지연소자(12a)(12b)와 배타적 오아연산기(12c)를 구비하는 전처리기(12)는 클래스4의 부분응답기로서 스크램블된 신호를 2D만큼 지연된 신호와 배타적 오아처리하여 출력한다. 여기서 D는 디지탈신호의 클럭주기이다.

전처리기(12)로부터 출력되는 신호는 3치레벨의 디지탈신호이며 이 신호는 기록증폭기(14) 및 기록헤드(16)를 통하여 테이프(18)에 기록된다.

테이프(18)에 기록된 신호는 재생헤드(20)와 재생증폭기(22)를 통하여 재생된다. 여기서, 기록헤드(16)에서부터 재생헤드(20)까지의 전자기변환시스템은 [I-D]의 변환특성을 갖는다.

재생신호는 저역여파기(24)를 통한 후 A/D변환기(26)에서 디지탈신호로 변환되어 선형등화기(30)에 제공된다. 이때 PLL회로(28)는 재생신호로부터 클럭신호를 추출하고, 이로부터 샘플링 클럭신호를 발생하여 A/D변환기(26)에 제공한다.

선형등화기(30)에 입력된 신호는 채널에 의해 왜곡된 성분이 보상되어 [I+D]의 특성을 갖는 후처리기(32)에 의해 복호되어 전처리기(12)에서 출력되는 신호와 같은 3치레벨의 신호가 얻어진다.

후처리기(32)로부터의 3치레벨신호는 복호기(34)를 통해 채널에서 발생되는 잡음에 의해 발생된 에러를 정정하여 전처리기(12)에 의해 처리되기 전의 신호가 얻어진다. 이 신호는 디스크램블회로(36)를 통해 원래의 디지탈신호로 복원된다.

제2a~2e도는 제1도에 도시된 장치의 각부에서 발생되는 신호의 타이밍을 보이는 도면이다. 제2a도는 스크램블회로(10)로부터 출력되는 신호의 타이밍도이고, 제2b도는 전처리기(12)로부터 출력되는 신호의 타이밍도이다. 제2c도는 선형등화기(30)로 입력되는 재생신호의 파형도이고, 제2d도는 선형등화기(30)으로부터 출력되는 보정된 재생신호의 파형도이며, 제2e도는 복호기(34)로부터 출력되는 신호의 타이밍도이다.

제1도에 도시된 복호기로서 종래에는 문턱값검출기(threshold detector) 혹은 듀얼타이프의 비터비복호기가 사용되었다. 문턱값검출기는 재생신호의 진폭을 임의의 기준레벨과 비교하여 3치레벨을 판정하는 것으로서 간단한 구성이 장점이지만 잡음에 의한 재생신호의 변동에 취약하다.

듀얼타이프의 비터비복호기는 클래스4의 전처리기의 상태천이특성이 클럭주기마다 교호적으로 작용하는 것에 착안하여 재생신호를 홀수열의 클럭주기를 갖는 ODD 신호와 짝수열의 클럭주기를 갖는 EVEN 신호로 분리하고, 이들 신호를 각각 최우복호법으로 복호하고, 그 결과를 멀티플렉싱하는 것으로서 에러정정능력이 우수하나 중복되는 구성을 가져 하드웨어의 부담이 증대되는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로서 클래스4의 부분응답기를 통하여 처리된 신호를 기록재생하는 장치에 있어서 하드웨어의 부담이 적으며 에러정정능력이 우수한 비터비복호기를 제공하는 것을 그 목적으로 한다.

상술한 목적을 달성하는 본 발명에 따른 비터비복호기는

클래스4의 부분응답기에 의해 처리된 디지털 수신신호를 복호하는 장치에 있어서,

수신신호의 클럭주기로 수신신호와 소정의 규정된 패스와의 브랜치평가량을 연산하는 브랜치평가량 연산부;

브랜치평가량 연산부로부터 출력되는 브랜치평가량을 트렐리스도에 따라 상태메모리로부터 제공되는 이전 상태의 브랜치평가량과 더하고 이들 중에서 작은 값을 갖는 브랜치평가량 및 이에 대응하는 상태값을 출력하는 ACS 회로(Add, Compare Select circuit);

ACS 회로로부터 출력되는 브랜치평가량을 수신신호의 2클럭주기만큼 지연시켜 ACS 회로로 출력하는 상태메모리; 및

ACS 회로로부터 출력되는 상태값을 수신신호의 클럭주기로 교번하여 입력하며, 상태값이 입력될때마다 트렐리스포워드(trellis forward) 방식에 의해 입력된 상태값들을 쉬프트시켜 출력하는 패스메모리들을 포함함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

표1은 제1도에 도시된 전처리기(12)의 동작을 보이는 진리치표이다.

표1에 있어서 IN와 OUT은 각각 전처리기(12)로 입력되는 신호와 출력되는 신호의 상태값을 나타낸다. D1D2는 전처리기(12)의 입력측에 접속된 지연소자(12a)와 배타적 오아연산기(12c)측에 접속된 지연소자(12b)의 상태값을 나타내고, N.S는 D1D2의 다음 상태값을 나타낸다. 제1도와 표1에서 유추되는 바와 같이 전처리기(12)에서 출력되는 신호는 현재 입력되는 신호와 지연소자(12b)의 상태값에 의해 영향을 받고, 다른 지연소자(12a)에 의해서는 영향받지 않는다. 즉, 전처리기(12)에 입력되는 신호는 현재의 출력 및 한 클럭주기를 건너서의 출력에 영향을 준다.

제3a도는 제1도의 전처리기(12)에 의해 처리된 신호의 상태천이를 보이는 도면이고, 제3b도는 제3a도에 도시된 상태천이도에 대한 트렐리스(tellis)도이다. 표2에 의해 유추된 바와 같이 어떤 시점에서 전처리기(12)로 입력되는 신호는 현재의 출력상태 및 한 클럭주기 건너의 출력상태에 영향을 미치므로 비터비복호시 홀수번째 클럭주기의 신호(ODD) 및 짝수번째의 클럭주기의 신호(EVEN)로 분리하여 고려하여야 할 필요가 있다.

제4도는 본 발명에 따른 비터비복호기의 구성을 보이는 블록도이다. 제4도에 도시된 장치는 입력되는 신호의 브랜치평가량을 산출하는 브랜치평가량 연산부(40), 브랜치평가량 연산부(40)에서의 연산결과에 따라 적정한 패스를 선정하는 ACS 회로(42), 선택된 패스의 브랜치평가량을 기억하는 상태메모리(44), EVEN 신호와 ODD 신호의 패스를 EVEN 패스메모리(48a)와 ODD 패스메모리(48b)에 분배하는 디멀티플렉서(46), EVEN 패스메모리(48b)에 분배하는 디멀티플렉서(46), EVEN 패스메모리(48a)와 ODD 패스메모리(48a')와 ODD패스메모리(48b)에 기억된 패스를 합성하여 비터비복호된 신호를 출력하는 멀티플렉서(50)을 포함한다.

제4도에 도시된 비터비복호기는 제3b도에 도시된 트렐리스를 따라 입력되는 신호와 임의의 패스값과의 유클리디안거리(eucledian distrance)를 계산한다. 브랜치평가량 연산부(40)는 입력되는 신호의 브랜치평가량(BR)을 클럭주기로 연산한다. ACS 회로(42)는 계산된 브랜치평가량을 트렐리스를 따라 상태메모리(44)의 값과 더하고, 각 상태로 들어오는 브랜치평가량을 비교하여 작은 값을 선택하고 선택신호를 패스메모리(48)로 전송한다. 그리고 선택된 브랜치평가량은 상태메모리(44)에 보내어져 기억된다. 여기서, 상태메모리(44)는 2D의 지연특성을 갖는 메모리이다. 이는 표1에서 유추된 바와 같이 비터비복호기에 입력되는 신호는 EVEN 및 ODD로 분리되어 처리되어져야 하기 때문이다.

제5도는 브랜치평가량 연산부의 상세한 구성을 보이는 블록도이다. 제5도에 도시된 장치에 있어서 감산기(52a)(52b)(52c)는 비터비복호기에 입력되는 수신신호와 소정의 규정된 패스(1,0,-1)와의 차값을 연산하고, 자승기(54a)(54b)(54c)는 각각 대응되는 감산기(52a)(52b)(52c)로부터의 출력을 자승연산하여 브랜치평가량(a,b,c,)을 산출하고 이를 ACS 회로(42)로 출력한다.

여기서 브랜치평가량(a,b,c)는 수신신호와 소정의 규정된 패스(1,0,-1)와의 유클리디안거리를 나타낸다.

제6도는 ACS 회로 및 상태메모리의 상세한 구성을 보이는 블록도이다. 제6도에 도시된 장치는 브랜치평가량 연산부(42)에서 출력되는 제1브랜치평가량(a)와 0상태메모리(44a)에서 제공되는 이전 상태의 브랜치평가량을 가산하는 제1가산기(60a), 제2브랜치평가량(b)와 1상태메모리(44b)에서 제공되는 이전 상태의 브랜치평가량을 가산하는 제2가산기(60b), 제2브랜치평가량(b)와 0상태메모리(44a)에서 제공되는 이전 상태의 브랜치평가량을 가산하는 제3가산기(60c), 제3브랜치평가량(c)와 1상태메모리(44b)에서 제공되는 이전 상태의 브랜치평가량을 가산하는 제4가산기(60d), 제1가산기(60a)와 제2가산기(60b)의 가산출력을 비교하여 이들 중의 작은 값에 대응하는 상태값(PS0)을 출력하는 제1비교기(62a), 제3가산기(60c)와 제4가산기(60d)의 가산출력을 비교하여 이들 중의 작은 값에 대응하는 상태값(PS1)을 출력하는 제2비교기(62b), 제1비교기(62a)로부터 출력되는 상태값에 대응하여 제1가산기(60a)와 제2가산기(60b)의 가산출력들 중에서 작은 값을 선택하여 1상태메모리(44b)로 출력하는 제1선정기(64a) 그리고 제2비교기(62b)로부터 출력되는 상태값에 대응하여 제3가산기(60c)와 제4가산기(60d)의 가산출력들 중에서 작은 값을 선택하여 0상태메모리(44a)로 출력하는 제2선정기(64b)를 구비한다.

ACS 회로(42)에서 출력되는 선택신호(PS)는 디멀티플렉서(46)를 통하여 시간상으로 EVEN과 ODD로 분리되어 패스메모리(48)에 입력되고, 패스메모리(48)는 트렐리스와 같은 형태의 메모리구성으로 트레이스 포워드(trace forward)방식에 의해 데이터를 복호한다.

제7도는 제4도에 도시된 패스메모리(48)의 상세한 구성을 보이는 블록도이다. 제7도에 도시된 장치에 있어서 선택신호(PS)는 선택기(80)와 D플립플롭(82)으로 구성된 메모리셀(70)로 입력된다. 각각의 메모리셀(70)은 트렐리스 형태로 접속되어 있으므로 처음의 메모리셀(70a)는 디멀티플렉서(46)로부터 제공되는 선택신호를 세팅하고, 이 값은 선택신호가 입력되는 동안 트렐리스를 따라 앞으로 진행되어 메모리셀(70)의 수만큼 지연된 후에 선정기(72)를 통하여 출력된다. 각 패스메모리(48a)(48b)의 출력신호는 멀티플렉서(50)를 통해 최종의 복호된 값으로서 출력된다. 이 출력신호는 제1도의 디스크램블회로를 통하여 원래의 디지탈신호로 복원된다.

여기서, 패스메모리(48a)(48b)의 지연단수 즉 메모리셀의 단수를 수신신호의 지연단수보다 4~5배로 선정하면 더욱 좋은 에러율을 얻을 수 있다.

상술한 바와 같이 본 발명에 따른 비터비복호기는 클래스4의 부분응답기에 의해 처리된 신호를 복조함에 있어서 수신신호의 브랜치평가량을 계산하고, 이전 상태의 브랜치평가량과 더하여 트렐리스도에 따라 입력되는 값을 비교하고 선정한 후 패스메모리는 EVEN과 ODD로 분리하여 처리함으로써 하나의 복호기로 처리하게하는 효과를 갖는다.

Claims (3)

1. 클래스4의 부분응답기에 의해 처리된 디지털 수신신호를 복호하는 장치에 있어서, 상기 수신신호의 클럭주기로 상기 수신신호와 소정의 규정된 패스와의 브랜치평가량을 연산하는 브랜치평가량 연산부; 상기 브랜치평가량 연산부로부터 출력되는 브랜치평가량을 트렐리스도에 따라 하기의 상태메모리로부터 제공되는 이전 상태의 브랜치평가량과 더하고 이들 중에서 작은 값을 갖는 브랜치평가량 및 이에 대응하는 상태값을 출력하는 ACS 회로; 상기 ACS 회로로부터 출력되는 브랜치평가량을 수신신호의 2클럭주기만큼 지연시켜 ACS 회로로 출력하는 상태메모리; 및 상기 ACS 회로로부터 출력되는 상태값을 수신신호의 클럭주기로 교번하여 입력하며, 상기 상태값이 입력될때마다 트렐리스포워드 방식에 의해 입력된 상태값들을 쉬프트시켜 출력하는 패스메모리들을 포함함을 특징으로 하는 비터비복호기.
2. 제1항에 있어서, 상기 ACS 회로로부터 출력되는 상태값을 상기 수신신호의 클럭주기로 교번하여 상기 패스메모리들에 입력하는 디멀티플렉서; 상기 패스메모리들로부터 출력되는 상태값들을 상기 수신신호의 클럭주기로 교번하여 출력하는 멀티플렉서를 더 구비함을 특징으로 하는 비터비복호기.
3. 제1항에 있어서, 상기 브랜치평가량 연산부는 상기 수신신호와 소정의 규정된 패스값과의 유클리디안거리를 산출하여 출력함을 특징으로 하는 비터비복호기.