KR0131546B1 - Input/output sync. control device in the digital signal - Google Patents
Input/output sync. control device in the digital signalInfo
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Abstract
본 입출력동기제어장치는 디지털신호처리시스템에 있어서 입력데이터와 출력데이터간의 비동기상태가 발생되지 않도록 입력데이터의 주기에 출력데이터의 주기를 강제적으로 일치시켜 입력데이터와 출력데이터간의 동기가 일치되도록 제어하기 위한 것이다. 이를 위하여 본 장치는 읽기 및 쓰기과정을 통해 디지털신호를 전송하는 전송기에 대한 쓰기클럭신호에 동기되어 프레임동기신호를 발생하는 프레임동기 신호발생기, 전송기에 쓰여진 데이터를 읽기 위한 어드레스를 발생하기 위한 읽기어드레스 발생기, 프레임동기신호에 의해 동기되어 읽기어드레스 발생기에서 처음으로 출력되는 어드레스신호와 기준값간의 차값을 검출하는 차값검출기, 차값검출기에서 검출된 차값이 소정 허용오차를 넘은 경우에 읽기어드레스발생기에서 리셋되도록 신호를 출력하기 위한 비교기를 포함하도록 구성된다.This input / output synchronous control device controls the synchronization of the input data with the output data by forcibly matching the period of the output data to the period of the input data so that an asynchronous state between the input data and the output data does not occur in the digital signal processing system. It is for. To this end, the device is a frame synchronization signal generator that generates a frame synchronization signal in synchronization with a write clock signal for a transmitter that transmits a digital signal through a read and write process, and a read address for generating an address for reading data written to the transmitter. Difference detector that detects the difference between the address signal and the reference value first output from the read address generator in synchronization with the generator and frame sync signal, and resets the signal in the read address generator when the difference detected by the difference detector exceeds the specified tolerance. It is configured to include a comparator for outputting.
Description
제1도는 듀얼포트메모리에 적용한 본 발명에 따른 입출력동기제어장치의 블럭도1 is a block diagram of an input / output synchronous control device according to the present invention applied to a dual port memory.
제2a∼c도는 입력데이터에 대한 쓰기모드시의 타이밍도2A to C are timing charts in write mode for input data.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 쓰기클럭발생기 12 : 쓰기어드레스 발생기11: Write Clock Generator 12: Write Address Generator
13 : 듀얼포트 메모리 14 : 프레임동기신호 발생기13 dual memory 14 frame synchronization signal generator
15 : 차값검출기 16 : 비교기15: difference value detector 16: comparator
17 : 읽기어드레스 발생기17: read address generator
본 발명은 일반적인 디지털신호처리시스템에 있어서 입출력동기제어장치에 관한 것으로, 특히 입력데이터와 출력데이터가 비동기를 이룰 때 출력주기를 입력주기에 강제적으로 맞추어 입출력데이터의 동기가 일치되도록 하기 위한 입출력동기 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output synchronous control apparatus in a general digital signal processing system. In particular, when the input data and output data are asynchronous, the input / output synchronous control is performed to force the output cycle to match the input cycle. Relates to a device.
일반적으로 디지털신호처리시스템은 입력된 데이터를 처리하는 신호처리단과 처리된 신호를 다른 기지로 전송하는 신호전송단으로 나누어져, 입력되는 데이터는 빠른 클럭에 의해 일정단위로 처리하고(즉, block 단위로 처리하고), 처리된 데이터의 출력은 처리시의 클럭보다는 늦은 속도를 클럭을 이용하여 연속적으로 전송처리를한다.In general, a digital signal processing system is divided into a signal processing stage for processing input data and a signal transmission stage for transmitting the processed signal to another base, and the input data is processed in a predetermined unit by a fast clock (that is, in block units). The output of the processed data is continuously transmitted using the clock at a slower speed than the clock at the time of processing.
이와 같은 처리조건으로 인해 대부분 신호처리시와 신호전송시 사용되는 클럭신호를 발생하는 회로를 별도로 구비하고 있어 입출력데이터의 전송속도가 비동기적으로 이루어질 가능성이 높게 된다. 예를 들어 입력데이터에 대한 클럭신호와 출력데이터에 대한 클럭신호의 동기가 일치되도록 조정된 상태에서 데이터가 입출력될 경우에도 데이터가 입력되는 과정에서 외부의 영향을 받아 미세하게 가변하는 경우 입력되는 데이터와 출력되는 데이터간에 동기가 어긋날 수 있다. 이와 같이 입출력데이터간의 동기가 어긋나는 경우 상대적으로 시스템의 동작이 불안정하게 되는 문제가 발생된다.Due to such processing conditions, circuits for generating clock signals used in signal processing and signal transmission are provided separately, so that the transfer rate of input / output data is asynchronous. For example, even when data is inputted and outputted while the clock signal for input data and the clock signal for output data are synchronized to each other, the data inputted when the data is minutely changed due to an external influence in the process of inputting the data. And synchronization may be out of sync. As such, when the synchronization between the input and output data is deviated, the operation of the system becomes relatively unstable.
따라서 본 발명의 목적은 디지털신호처리시스템에 있어서 입력데이터와 출력데이터간에 비동기상태가 발생되지 않도록 입력데이터의 주기에 출력데이터의 주기를 강제적으로 일치시켜 입력데이터와 출력데이터간의 동기가 일치되도록 제어하기 위한 입출력동기제어장치를 제공하는데 있다.Accordingly, an object of the present invention is to control the synchronization of the input data and the output data by forcibly matching the period of the output data to the period of the input data so that the asynchronous state does not occur between the input data and the output data in the digital signal processing system. It is to provide an input / output synchronous control device.
상기 목적을 달성하기 위하여 본 발명의 장치는, 읽기 및 쓰기과정을 통해 디지털신호를 전송하는 전송기에 대한 쓰기클럭신호에 동기되어 프레임동기신호를 발생하는 프레임동기신호발생기, 전송기에 쓰여진 데이터를 읽기 위한 어드레스를 발생하기 위한 읽기어드레서 발생기, 프레임동기신호에 의해 읽기어드레스 발생기에서 출력되는 첫 번째 어드레스와 기준값간의 차값을 검출하는 차값검출기, 차값검출기에서 검출된 차값과 소정 허용오차를 비교하여 차값이 소정 허용오차보다 큰 경우에 읽기어드레스발생기를 리셋시키는 비교기를 포함하도록 구성함을 특징으로 한다.In order to achieve the above object, the apparatus of the present invention is a frame synchronization signal generator for generating a frame synchronization signal in synchronization with a write clock signal for a transmitter for transmitting a digital signal through a read and write process, for reading data written to the transmitter. The difference between the read address generator for generating an address, the difference value detector for detecting the difference between the first address and the reference value output from the read address generator by the frame synchronization signal, and the difference value detected by the difference value detector with a predetermined tolerance And a comparator for resetting the read address generator if it is greater than the tolerance.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 입출력동기제어장치의 블럭도로서, 디지털신호를 전송하는 기기로 입출력포트를 공용하는 듀얼포트 메모리를 사용한 경우를 예시하였다.1 is a block diagram of an input / output synchronous control device according to the present invention, illustrating a case where a dual port memory sharing an input / output port is used as a device for transmitting a digital signal.
제1도는, 듀얼포트메모리(13), 듀얼포트 메모리(13)로 인가되는 데이터에 대한 쓰기클럭신호를 발생하기 위한 쓰기클럭신호발생기(11), 쓰기어드레스를 발생하기 위한 쓰기어드레스 발생기(12), 쓰기클럭발생기(11)에서 출력되는 쓰기클럭신호에 동기되어 프레임동기신호를 발생하기 위한 프레임동기신호발생기(14), 프레임동기신호발생기(14)에서 출력되는 프레임동기신호에 동기되어 출력되는 첫 번째 어드레스간의 차값을 검출하기 위한 차값검출기(15), 차값검출기(15)에서 출력된 차값과 소정의 허용오차(△d)를 비교하여 읽기어드레스 발생기(17)의 리셋을 제어하기 위한 비교기(16)로 구성된다.1 shows a write clock signal generator 11 for generating a write clock signal for data applied to the dual port memory 13, the dual port memory 13, and a write address generator 12 for generating a write address. Frame synchronization signal generator 14 to generate frame synchronization signal in synchronization with the write clock signal outputted from the write clock generator 11 and the first signal output in synchronization with the frame synchronization signal output from the frame synchronization signal generator 14. The comparator 16 for controlling the reset of the read address generator 17 by comparing the difference value output from the difference value detector 15 and the difference value detector 15 for detecting the difference value between the first address and the predetermined tolerance Δd. It is composed of
이와 같이 구성된 제1도의 동작을 제2도를 참조하여 설명하면 다음과 같다.The operation of FIG. 1 configured as described above will be described with reference to FIG. 2. FIG.
디지털신호를 전송하는 수단으로 사용된 듀얼포트 메모리(13)는 쓰기인에이블신호에 의해 쓰기모드가 인에이블되면서, 쓰기클럭발생기(11)에서 발생되는 쓰기 클럭신호에 동기하여 인가되는 디지털신호를 쓰기어드레스발생기(12)에서 발생되는 어드레스에 해당되는 위치에 쓴다. 이때, 듀얼포트메모리(13)의 입력단의 스펙이 쓰기클럭의 처리속도는 10KHz, 데이터처리단위는 바이트(byte), 데이터블럭처리주기는 10msec, 1데이터블럭 처리주기는 100바이트, 듀얼포트메모리(13)의 메모리용량은 200바이트로 설정되면, 쓰기클럭신호는 제2a도와 같은 주기를 갖고 발생되고, 제2b도와 같은 단위로 입력데이타를 쓰게 된다.The dual port memory 13 used as a means for transmitting a digital signal writes a digital signal applied in synchronization with a write clock signal generated by the write clock generator 11 while the write mode is enabled by the write enable signal. Write to the position corresponding to the address generated by the address generator 12. At this time, the specification of the input terminal of the dual port memory 13 is that the write clock processing speed is 10KHz, the data processing unit is byte, the data block processing cycle is 10msec, one data block processing cycle is 100 bytes, and the dual port memory ( When the memory capacity of 13) is set to 200 bytes, the write clock signal is generated with a period equal to that of FIG. 2a, and writes input data in the same unit as that of FIG.
프레임동기신호 발생기(14)는 쓰기클럭 발생기(11)에서 출력되는 쓰기클럭신호에 동기되어 소정의 주기를 갖는 프레임동기신호를 발생하는데, 프레임동기신호의 소정 주기는 쓰기클럭신호의 속도와 듀얼포트 메모리(13)의 유효크기에 의해 결정된다. 즉, 듀얼포트메모리(13)은 유효크기의 데이터가 모두 출력되는데 걸리는 시간이 고려된 주기를 갖는 프레임동기신호를 발생하다. 따라서 상술한 예에서와 같이 듀얼포트메모리(13)의 유효크기가 200바이트이고, 쓰기 클럭이 10KHz일 때, 프레임동기신호발생기(14)에서 발생되는 프레임동기신호는(유효크기(200바이트)/쓰기클럭의 처리속도(10KHz))식에 의해 2c도와 같이 20msec의 주기를 갖는다. 이러한 주기를 갖는 프레임 동기신호를 차값검출기(15)와 읽기어드레스 발생기(17)로 각각 전송된다.The frame synchronous signal generator 14 generates a frame synchronous signal having a predetermined period in synchronization with the write clock signal output from the write clock generator 11. The predetermined period of the frame synchronous signal is the speed of the write clock signal and the dual port. It is determined by the effective size of the memory 13. That is, the dual port memory 13 generates a frame synchronizing signal having a period in which the time taken for outputting all of the effective size data is considered. Therefore, as in the above example, when the effective size of the dual port memory 13 is 200 bytes and the write clock is 10 KHz, the frame synchronization signal generated by the frame synchronization signal generator 14 is (effective size (200 bytes) / The writing clock has a period of 20 msec, as shown in 2c, according to the processing speed (10 KHz). Frame synchronization signals having such a period are transmitted to the difference value detector 15 and the read address generator 17, respectively.
읽기어드레스발생기(17)는 프레임동기신호 발생기(14)에서 발생되는 프레임동기신호가 제2c도와 같은 주기를 갖을 때, 로우논리레벨에서 하이논리레벨로의 전환시 동기되어 순차적으로 어드레스를 발생한다. 이때 프레임동기신호에 의해 동기되어 처음으로 출력되는 어드레스는 듀얼포트메모리(13)와 차값검출기(15)로 전송된다.When the frame synchronization signal generated by the frame synchronization signal generator 14 has the same period as the second c degree, the read address generator 17 generates addresses sequentially in synchronization when switching from the low logic level to the high logic level. At this time, the first address synchronized with the frame synchronization signal is transmitted to the dual port memory 13 and the difference value detector 15.
차값검출기(15)는 프레임동기신호발생기(14)에서 발생되는 동기신호에 의해 인에이블되어 기준값(RO)과 읽기 어드레스발생기(17)에서 발생된 첫 번째 어드레스(R1)간의 차값을 검출하고, 절대값을 취한 뒤 출력한다. 이때 읽기 어드레스발생기 (17)에서 출력된 어드레스(R1)가 기준값(R0)보다 큰 경우에는 출력클럭이 입력클럭보다 빠른 경우이고, 출력된 어드레스(R1)가 기준값(R0)보다 작은 경우에는 출력클럭이 입력클럭보다 늦은 경우이다. 차값검출기(15)에서 출력된 데이터는 비교기(16)로 전송된다.The difference value detector 15 is enabled by a synchronization signal generated by the frame synchronization signal generator 14 to detect a difference value between the reference value RO and the first address R1 generated by the read address generator 17, and is absolute. Take a value and print it. At this time, when the address R1 output from the read address generator 17 is larger than the reference value R0, the output clock is earlier than the input clock. When the output address R1 is smaller than the reference value R0, the output clock is output. It is later than this input clock. The data output from the difference value detector 15 is transmitted to the comparator 16.
비교기(16)는 허용오차에 의해 설정된 소정의 편차(△d)와 차값검출기(15)에서 출력된 차값을 비교한다. 비교결과 차값이 편차값보다 작은 경우에는 출력데이터와 입력데이터간의 처리속도차가 무시할 수 있는 정도이므로 어드레스(R1)에 뒤이어 순차적으로 어드레스가 출력되도록 어드레스발생기(17)로 비교결과신호를 출력한다.The comparator 16 compares the predetermined deviation Δd set by the tolerance with the difference value output from the difference value detector 15. If the difference value is smaller than the deviation value, the difference in processing speed between the output data and the input data is negligible so that the comparison result signal is output to the address generator 17 so that the address is sequentially output following the address R1.
그러나 차값이 편차값보다 큰 경우에는 읽기어드레스발생기(17)가 리셋되도록 비교결과신호를 출력한다. 리셋시 읽기어드레스발생기(17)는 프레임동기신호에 동기되어 처음으로 출력되는 어드레스(R1)가 차값검출기(15)에 설정되어 있는 기준값(R0)과 동일한 값이 되도록 설계된다. 따라서 읽기어드레스발생기(17)는 리셋되면, R0 어드레스부터 순차적으로 읽기어드레스를 발생하게 된다.However, when the difference value is larger than the deviation value, the comparison result signal is output so that the read address generator 17 is reset. At reset, the read address generator 17 is designed such that the address R1, which is first output in synchronization with the frame synchronization signal, has the same value as the reference value R0 set in the difference value detector 15. Accordingly, when the read address generator 17 is reset, the read address generator 17 sequentially generates the read addresses from the R0 address.
상술한 바와 같이 본 발명은 디지털신호를 전송하는 전송시스템에 있어서 입출력의 동기가 일치하지 않는 경우, 입력데이터의 처리주기에 출력데이터의 처리주기를 맞추어 입출력의 동기를 일치시켜줌으로써, 항상 입출력의 동기를 일치시킬 수 있는 이점이 있다.As described above, the present invention always synchronizes the input and output by matching the input / output synchronization with the processing period of the input data when the input / output synchronization does not match in the transmission system for transmitting digital signals. There is an advantage that can match.
본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야한다.Although the present invention has been described as the above-described embodiment, those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940014708A KR0131546B1 (en) | 1994-06-25 | 1994-06-25 | Input/output sync. control device in the digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940014708A KR0131546B1 (en) | 1994-06-25 | 1994-06-25 | Input/output sync. control device in the digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960003173A KR960003173A (en) | 1996-01-26 |
| KR0131546B1 true KR0131546B1 (en) | 1998-04-21 |
Family
ID=19386317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940014708A KR0131546B1 (en) | 1994-06-25 | 1994-06-25 | Input/output sync. control device in the digital signal |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0131546B1 (en) |
-
1994
- 1994-06-25 KR KR1019940014708A patent/KR0131546B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960003173A (en) | 1996-01-26 |
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