KR0131175B1 - 위상 시프트 회로 - Google Patents

위상 시프트 회로

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KR0131175B1
KR0131175B1 KR1019940008155A KR19940008155A KR0131175B1 KR 0131175 B1 KR0131175 B1 KR 0131175B1 KR 1019940008155 A KR1019940008155 A KR 1019940008155A KR 19940008155 A KR19940008155 A KR 19940008155A KR 0131175 B1 KR0131175 B1 KR 0131175B1
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collector
transistor
transistors
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KR1019940008155A
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요시히코 감바라
쯔토무 나카이
Original Assignee
사또오 후미오
가부시기가이샤 도시바
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    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting

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  • Networks Using Active Elements (AREA)

Abstract

본 발명은 저전압으로 동작하는 위상 시프트 회로에 관한 것으로, 입력 신호가 서로의 차동 입력으로 공통 공급되는 제1 및 제2의 차동 트랜지스터 쌍과, 상기 제1 및 제2의 차동 트랜지스터 쌍을 각각 구동하는 제1 및 제2의 전류원과, 상기 제1 및 제2의 차동 트랜지스터 쌍의 서로 동상인 콜렉터에서 출력되는 2신호가 차동 입력으로 공급되는 제3의 트랜지스터 차동 증폭회로와, 상기 제1의 차동 트랜지스터 쌍의 각 콜렉터의 부하 회로로 접속되고 Y 결선 △ 결선을 이루는 저항 회로와, 상기 제2의 트랜지스터 쌍의 콜렉터 출력측의 부하 회로로 접속되고, 서로 병렬로 접속된 병렬저항 및 세라믹 공진자로 이루어지는 병렬 공진 회로로 구성되며, 1개의 전지로 동작할 수 있다.

Description

위상 시프트 회로
제1도는 본 발명의 위상 시프트 회로의 한 실시예를 나타내는 회로도.
제2도는 실시예에 있어서 신호의 위상 관계를 나타낸 벡터도.
제3도는 본 발명의 위상 시프트 회로의 다른 실시예를 나타내는 회로도.
제4도는 종래의 위상 시프트 회로의 예를 나타내는 회로도.
제5도는 종래예에 있어서 신호의 위상 관계를 나타낸 벡터도.
* 도면의 주요부분에 대한 부호의 설명
1 : 중간 주파 증폭기 2 : 위상 시프트 회로
3 : 승산기
본 발명은 위상 시프트 회로에 관한 것으로, 특히 FM 라디오 수신기 등에 이용되는 직각 검파 방식의 FM 검파 회로에 사용되는 위상 시프트 회로에 관한 것이다.
제4도는 종래의 직각 검파 방식의 FM 검파 회로를 도시하고 있다.
이 도면에 있어서, 안테나에 수신된 FM 방송 전파는 고주파 증폭 회로에서 증폭된 후 주파수 변환 회로에서 중간 주파수 신호로 주파수 변환된다(이상 도시생략). 이 중간 주파수 신호는 차동 증폭기로 구성되는 중간 주파 증폭기(1)에 공급된다. 중간 주파 증폭기(1)의 출력은 위상 시프트 회로(2)를 거쳐 중간 주파수에서 90°의 위상차를 갖는 S2 신호로 되어 승산기(3)에 공급된다.
승산기(3)는 중간 주파수로부터의 주파수 치우침에 따라 승산치를 출력한다. 이 출력은 도시를 생략한 다음단의 저역 통과 필터에 의해 평활하게 되어 주파수에 따른 레벨 신호로 복조된다.
이제 위상 시프트 회로(2)에 대하여 설명한다. 중간 주파 증폭기(1)의 차동 출력, 즉, 정상 출력 및 역상 출력은 각각 결합 콘덴서(C1,C2)를 통하여 트랜지스터(Q1,Q2)의 각 베이스에 공급된다. 트랜지스터(Q1,Q2)의 각 베이스는 각각 저항(R1,R2)을 통하여 회로의 직류 전원(Vcc)에 접속되어 바이어스된다.
트랜지스터(Q1,Q2)의 각 콜렉터는 모두 직류전원(Vcc)에 접속된다. 또, 트랜지스터(Q1,Q2)의 각 에미터는 각각 전류원(11,12)에 접속된다. 트랜지스터(Q1,Q2)의 양 에미터 사이에는 저항(R3,R4)이 직렬 접속된다. 저항(R3,R4)의 저항비는 후술하는 바와같이 3:1로 설정된다. 저항들(R3,R4)의 접속점이 전압(V1)은 트랜지스터(Q4)와 함께 차동 트랜지스터를 구성하는 트랜지스터(Q3)의 베이스에 인가된다. 트랜지스터(Q2)의 에미터는 저항(R7)을 통하여 트랜지스터(Q4)의 베이스에 접속된다. 트랜지스터(Q3,Q4)의 각 콜렉터는 각각 저항(R5,R6)을 통하여 전원(Vcc)에 접속된다. 트랜지스터(Q4)의 베이스는 세라믹 공진자(Zc)를 통하여 전원(Vcc)에 접속된다. 세라믹 공진자(Zc)의 공진점 및 반공진점의 대략 중간이 중간 주파수로 되고 이 중간 주파수에서 임피던스의 절대치가 상기 저항(R7)의 값과 동일하게 되도록 설정하는 트랜지스터(Q3,Q4)의 각 에미터는 모두 전류원(13)에 접속된다. 에미터 플로워 트랜지스터(Q1,Q2)의 각 에미터 출력은 승산기(3)의 한 입력 신호로 되고, 위상 시프트 회로(2)의 출력인 트랜지스터(Q3,Q4)의 각 콜렉터 출력은 승산기(3)의 다른 입력 신호로 된다.
이와같이 구성된 직각 검파 방식의 FM 검파 회로에서는 위상이 90°시프트된 신호를 얻기 위해 중간 주파수, 예컨대 10.7MHz로 사용하도록 설계된 세라믹 공진자(Zc)를 이용함으로써 위상을 조정할 필요가 없도록 한다.
상기 구성에 있어서 위상이 90°시프트된 신호를 얻는 원리에 대하여 설명한다. 중간 주파 증폭기(1)에서 출력된 차동 출력 신호는 에미터 폴로워로 동작하는 트랜지스터(Q1,Q2)를 통하여 그들 에미터에 역상의 신호로 나타난다. 여기서, 저항(3) 및 (4)의 저항비를 3:1로 설정함에 따라, 트랜지스터(Q3)의 베이스에 인가되는 신호(V1)와 트랜지스터(Q2)의 에미터에 출력되는 신호(V2)는 다음 관게식을 이루게 된다.
V1=(1/2)·V2
또한, 예컨대, 사용 주파수가 10.7MHz인 경우 세라믹 공진자의 임피던스(Zc)는 유도성(L)으로 되고, 임피던스의 값(|Zc|)을 1[kΩ], 저항(R7)의 값을 1[kΩ]로 설정하면 트랜지스터(Q4)의 베이스에 나타나는 신호(V3)는
이 된다.
또, 트랜지스터(Q3,Q4)로 구성되는 차동 증폭기의 출력 전압은 전압(V2,V3)의 차의 이득배이다. 트랜지스터(Q3)의 콜렉터에 나타나는 신호(V4)는, 트랜지스터(Q3,Q4)로 구성되는 차동 증폭기의 이득을 A1로 하면
로 되고, 승산기(3)의 한 입력 단자에 입력되는 출력 전압(V4)은 승산기(3)의 다른 입력 단자에 입력되는 출력 전압(V2)에 대해서 위상이 90°앞서는 것을 알수 있다. 출력 전압(V1~V4)의 위상 관계는 제5도의 벡터도에 도시된다.
상술한 직각 검파 방식의 FM 검파 회로에 세라믹 공진자를 사용하는 종래의 위상 시프트 회로에서는 직렬로 접속되는 트랜지스터의 수가 많기 때문에, 즉, 직류 전원(Vcc)과 접지 사이에 2 트랜지스터의 베이스-에미터 전압(Vbe)부와 1전류원이 직렬접속되어 있기 때문에 이 회로를 동작시키려면 적어도 1.6볼트 이상의 직류 전원(Vcc)이 필요하다.
그러나 라디오 수신기의 포켓 휴대화에 따라 1개의 전지(Vcc=0.9볼트)로 동작하고 보다 저전압으로 동작하는 위상 시프트 회로가 요구된다.
따라서 본 발명은 구성이 간단하고 저전압의 회로 전원으로 동작가능한 위상 시프트 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 위상 시프트 회로는 입력 신호가 서로의 차동 입력으로 공통 공급되는 제1 및 제2의 차동 트랜지스터 쌍과, 상기 제1 및 제2의 차동 트랜지스터 쌍을 각각 구동하는 제1 및 제2의 전류원과, 상기 제1 및 제2의 차동 트랜지스터쌍의 서로 동상 관계인 콜렉터에서 출력되는 2신호가 차동 입력으로 공급되는 제3의 트랜지스터 차동 증폭 회로와, 상기 제1의 차동 트랜지스터 쌍의 각 콜렉터 부하 회로로 접속되고 Y 결선 또는 △ 결선을 이루는 저항 부하 회로와, 상기 제2의 차동 트랜지스터쌍의 콜렉터 출력측 부하 회로로 접속되고 서로 병렬 접속된 병렬 저항 및 세라믹 공진자로 이루어지는 병렬 공진 회로로 구성된다.
상기 구성에 있어서, 직류 전원(Vcc)과 접지 사이에 직렬 접속되는 트랜지스터의 수를 감소시키기 위해 3차동 트랜지스터 회로를 병렬 접속한다. 제1의 차동 트랜지스터 회로에 의하여, 진폭이 조정 가능하고 입력 신호에 대하여 위상이 180°다른 출력 신호가 얻어진다. 제2의 차동 트랜지스터 회로에 의하여, 입력 신호의 주파수가 중간 주파수일때 입력 신호와 위상이 45°다른 출력 신호가 얻어진다. 2출력 신호를 제3의 차동 트랜지스터 회로로 벡터 합성하여 입력 신호에 대하여 90°위상이 다른 출력 신호를 얻는다. 또 중간 주파수로부터 주파수 치우침이 입력 신호에 일어나면 이에 따른 위상의 출력 신호가 얻어진다.
이 결과 회로 전원(Vcc) 및 접지간의 신호 경로에 1 트랜지스터의 베이스-에미터 전압(Vbe)부와 1전류원이 있고, 예컨대 전지 1개(Vcc=0.9볼트)로도 동작가능한 저전압의 회로 전원으로 충분히 위상 시프트 회로를 얻을 수 있다.
이하 본 발명의 제1의 실시예에 대하여 제1도를 참조하여 설명한다. 여기서 제4도와 대응하는 부분에는 동일 부호로 붙이고, 이러한 부분의 설명은 생략한다. 제1도에 있어서 위상 시프트 회로(2)는 3차동 증폭기에 의하여 구성된다.
제1의 차동 증폭기는 서로의 에미터가 공통 접속된 트랜지스터(Q11,Q12)이 에미터에 접속되는 전류원(14), 한 단자가 트랜지스터(Q11,Q12)의 각 콜렉터에 각각 접속된 저항(R11,R12), 저항 R11 및 R12의 다른 단자들과 회로전원(Vcc) 사이에 접속된 저항(R13)으로 이루어진다. 저항(R11 내지 R13)은 Y 결선을 이루고 있다. 이 증폭기의 입력 단자인 트랜지스터(Q11,Q12)의 베이스는 저항(R1,R2)을 각각 통하여 회로 전원(Vcc)으로부터 바이어스된다.
제2도의 차동 증폭기는 서로의 에미터가 공통 접속된 트랜지스터(Q13,Q14), 이 에미터에 접속되는 전류원(15), 트랜지스터(Q13)의 콜렉터에 접속되는 회로 전원(Vcc), 트랜지스터(Q14)의 콜렉터 및 회로 전원(Vcc) 사이에 접속되는 상호 병렬로 접속된 저항(R14) 및 세라믹 공진자(Zc)로 이루어진다. 세라믹 공진자(Zc)은 리액턴스 소자로 사용 주파수 대역에서는 유도성으로 된다. 저항(R14)의 저항치는 세라믹 공진자(Zc)의 공진점과 반공진점의 중간 주파수에서 임피던스와 동일하도록 설정한다. 증폭기의 입력 단자인 트랜지스터(Q13,Q14)의 베이스는 각각 트랜지스터(Q11,Q12)의 베이스에 접속된다.
제3의 차동 증폭기는 서로의 에미터가 공통 접속된 트랜지스터(Q15,Q16), 이 에미터에 접속되는 전류원(16), 트랜지스터(Q15)의 콜렉터 및 회로 전원(Vcc) 사이에 접속되는 저항(R15), 트랜지스터(Q14)의 콜렉터 및 회로 전원(Vcc) 사이에 접속되는 저항(R16)으로 이루어진다. 이 증폭 회로의 입력 단자인 트랜지스터(Q15,Q16)의 베이스는 각각 트랜지스터(Q14,Q12)의 콜렉터에 접속된다. 이 증폭 회로의 출력 단자인 트랜지스터(Q15,Q16)의 각 콜렉터는 승산기(3)의 한 입력 단자에 접속된다.
도시를 생략한 주파수 변환기에서 출력되는 중간 주파 신호는 차동 증폭기로 구성되는 중간 주파 증폭기(1)에서 증폭된다. 중간 주파 증폭기(1)의 정상 출력은 결합 콘덴서(C1)를 통하여 위상 시프트 회로(2)의 트랜지스터(Q11,Q13)의 각 베이스에 인가된다. 역상의 출력은 결합콘덴서(C2)를 통하여 트랜지스터(Q12,Q14)의 각 베이스에 인가된다. 상술한 바와같이 위상 시프트 회로(2)의 출력은 트랜지스터(Q15,Q16)의 콜렉터에서 공급되고 승산기(3)의 한 입력 단자에 인가된다. 또 중간 주파 증폭기(1)의 정상 출력 및 역상 출력(차동 출력)은 결합 콘덴서(C1,C2)를 통하여 승산기(3)의 다른 입력 단자에 공급된다.
다음, 위상 시프트 회로(2)의 동작에 대하여 설명한다. 중간 주파 증폭기(1)의 차동 출력에 의하여 가해진 신호(V5)는 트랜지스터(Q11,Q12)로 구성되는 제1의 차동 증폭기와 트랜지스터(Q13,Q14)로 구성되는 제2의 차동 증폭기로 각각 이득배 되므로써 트랜지스터(Q12)의 콜렉터에 나타나는 신호(V6)와 트랜지스터(Q14)의 콜렉터에 나타는 신호(V7)는 다음식으로 나타낼 수 있다.
여기서, Zc는 세라믹 공진자의 임피던스, VT는 열전압(=kT/q, k는 볼쯔만정수, T는 절대 온도, q는 전자의 전하량)이다.
다시, I4=I5=I, 2·R11=2·R12=R14=1[kΩ], |Zc|=1[kΩ]으로 설정하면
이 된다, 또한, 트랜지스터(Q15,Q16)로 구성된 제3의 차동 증폭기의 출력 신호(V8)는 신호 V7과 V6의 차의 이득배이다. 제3의 차동 증폭기의 이득을 A2라 하면,
로 되어 V8은 V5에 대하여 위상이 90°앞서는 것을 알 수 있다.
다시, 저항을 R=11=R12=2·R13으로 설정함으로써 트랜지스터(Q15,Q16)의 베이스의 직류 전위도 같게 되고, 트랜지스터(Q15,Q16)로 구성되는 제3의 차동 증폭기가 증폭기로서 정상동작한다. 신호(V5~V8)의 위상 관계를 제2도에서 벡터도로 표시한다. 이 벡터도에서 x는 정수이다.
제3도는 본 발명의 다른 실시예를 나타내고 있다. 이 도면에서 제1도와 대응하는 부분에는 동일 부호를 붙이고 있다. 이 실시예에서는 제1도에 보이는 트랜지스터(Q11,Q12)로 구성되는 제1의 차동 증폭기에 있어서 부하 회로의 스타 접속된 저항(R11~R13)을 Y-△변환한 것으로서, 제1도에 보이는 제1의 실시예의 회로와 동일하게 동작한다.
이와같이 본 발명의 각 실시 회로에 의하면, 직류 전원(Vcc)과 접지 사이에 1트랜지스터의 VBE부와 1전류원이 직렬 접속되는 구성이므로 0.9볼트의 회로 전원(Vcc)으로 구동될 수 있게 된다.
그리고, 본원 청구 범위의 각 구성 요건에 병기한 도면의 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것이지, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와같이, 본 발명의 위상 시프트 회로는 종래의 회로에 비하여 직류 전원(Vcc)과 접지간에 직렬로 접속되는 트랜지스터의 수를 감소하고 1개의 전지(Vcc=0.9 볼트)로도 동작 가능하다. 이에 따라, 저전압으로 동작하는 FM 수신기의 예컨대, 세라믹 공진자를 사용한 직교 검파 방식의 FM 검파 회로에 사용되는 위상 시프트 회로를 실현할 수 있다.

Claims (4)

  1. 입력 신호가 서로의 차동 입력으로 공통 공급되는 제1 및 제2의 차동 트랜지스터 쌍(Q11,Q12), (Q13,Q14)과, 상기 제1 및 제2의 차동 트랜지스터 쌍을 각각 구동하는 제1 및 제2의 전류원(I4,I5)과, 상기 제1 및 제2의 차동 트랜지스터쌍의 서로 동상 관계인 콜렉터에서 출력되는 2신호가 차동 입력으로 공급되는 제3의 트랜지스터 차동 증폭 회로(Q15,Q16)와, 상기 제1의 차동 트랜지스터 쌍의 각 콜렉터 부하 회로로 접속되고 Y 결선 또는 △ 결선을 이루는 저항 부하 회로(R11~R13),(R17~R18)와, 상기 제2의 차동 트랜지스터쌍의 콜렉터 출력측 부하 회로로 접속되고 서로 병렬 접속된 병렬 저항(R14) 및 세라믹 공진자(Zc)로 구성되는 병렬 공진 회로를 포함하는 것을 특징으로 하는 위상 시프트 회로.
  2. 제1항에 있어서, 상기 Y 결선 또는 △ 결선을 이루는 저항 부하 회로의 저항치 및 상기 제1의 전류원의 전류치를 조정함으로써, 상기 제3의 트랜지스터 차동 증폭 회로의 차동 입력의 직류 전위가 동일하고 상기 제1 및 제2의 차동 트랜지스터 쌍이 서로 동상인 콜렉터에서 출력되는 2신호의 실수부들이 서로 동일하게 되도록 설정되는 것을 특징으로 하는 위상 시프트 회로.
  3. 제1항 또는 제2항에 있어서, 상기 세라믹 공진자의 공진점 및 반공진점의 대략 중간 주파수에서 임피던스의 절대치가 상기 병렬 공진 회로의 저항치와 동일하게 되도록 설정되는 것을 특징으로 하는 위상 시프트 회로.
  4. 입력 신호가 서로의 차동 입력으로 공통 공급되는 제1 및 제2의 차동 트랜지스터 쌍(Q11,Q12), (Q13,Q14)과, 상기 제1 및 제2의 차동 트랜지스터 쌍을 각각 구동하는 제1 및 제2의 전류원(I4,I5)과, 상기 제1 및 제2의 차동 트랜지스터쌍의 서로 동상 관계인 콜렉터에서 출력되는 2신호가 차동 입력으로 공급되는 제3의 트랜지스터 차동 증폭 회로(Q15,Q16)와, 상기 제1의 차동 트랜지스터 쌍의 각 콜렉터 부하 회로로 접속되고 Y 결선 또는 △ 결선을 이루는 저항 부하 회로(R11~R13),(R17~R18)와, 상기 제2의 차동 트랜지스터쌍의 콜렉터 출력측 부하 회로로 접속되고, 서로 병렬 접속되는 저항(R14) 및 소정의 주파수에 있어서 상기 저항과 동일값을 가지며 상기 주파수로 부터의 치우침에 따라 값을 바꾸는 리액턴스 소자(Zc)로 구성되는 병렬 공진 회로를 포함하는 것을 특징으로 하는 위상 시프트 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2284719B (en) * 1993-12-13 1998-03-11 Nec Corp Differential circuit capable of accomplishing a desirable characteritic
US5706082A (en) * 1996-05-14 1998-01-06 Alimenterics Inc. Optogalvanic spectroscopy with phase independent detection
US5864246A (en) * 1997-03-31 1999-01-26 Lsi Logic Corporation Method and apparatus for doubling a clock signal using phase interpolation
US5983082A (en) * 1997-10-31 1999-11-09 Motorola, Inc. Phase quadrature signal generator having a variable phase shift network
US6411145B1 (en) * 2001-06-14 2002-06-25 Lsi Logic Corporation Feedback control of clock duty cycle
US7400187B1 (en) * 2001-10-02 2008-07-15 National Semiconductor Corporation Low voltage, low Z, band-gap reference
CN108604881B (zh) * 2015-12-11 2022-05-13 通用汽车环球科技运作有限责任公司 用于高频应用的有源正交电路
CN105978531A (zh) * 2016-05-09 2016-09-28 复旦大学 一种基于负群延时补偿的实时延时移相器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3852624A (en) * 1972-04-03 1974-12-03 Motorola Inc Phase shifting network
JPS60134651A (ja) * 1983-12-23 1985-07-17 Fujitsu Ltd 差動信号ドライバ
JPS62135008A (ja) * 1985-12-07 1987-06-18 Toshiba Corp 位相シフト回路
US4866314A (en) * 1986-07-18 1989-09-12 Tektronix, Inc. Programmable high-speed digital delay circuit
GB2209896B (en) * 1987-09-17 1991-05-29 Plessey Co Plc A phase shift arrangement
US4795923A (en) * 1987-11-25 1989-01-03 Tektronix, Inc. Adjustable delay circuit

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US5448196A (en) 1995-09-05
JP3204565B2 (ja) 2001-09-04
JPH06310938A (ja) 1994-11-04

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