KR0129171B1 - 발진 회로 - Google Patents

Abstract

내용 없음.

Description

발진 회로

제1도는 본 발명에 따른 수정 발진기의 원리르 도시하는 개략적인 블록도.

제2도는 집적 반도체 기술에 사용하기 위한 기본 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 피드백 증폭 회로 4 : 캐패시터

21 : 처동증폭기

본 발명은 전원 단자를 갖는 피드백 증폭 회로 및 수전자를 포함하는 공전회로를 포함하고, 상기 공진 회로는 상기 피드백 증폭 회로의 한 단자에 접속되어있고, 상기 피드백 증폭 회로는 바이어스 전류원과 결합되어 차동 증폭기를 포함하는 발진 회로에 관한 것이다. 이러한 유형의 수정 발진 회로는 특히 미합준국 특허출원 제4,574,257호로부터 공지되어 있다.

전원 전압을 스위칭온 할 때 수정 발진기의 시동 동작은 충분한 양의 에너지가 수전자에 공급되어 공진을 얻는 방식에 상당히 의존한다. 공급된 에너지의 양은 회로에서 D.C.(직류) 바이어스 회로의 구현과 수정자에 인가된 잡음에 의해서 전원 전압이 확립되는 방식에 의해 주로 결정되는데, 특히 회로에 사용된 전원 전압에 대한 감결합(decoupling) 캐패시터에 의존한다. 결과적으로, 수정 발진기들은 실제로 규정되지 않은 비재현성 시동 동작을 한다.

그러나, 그러한 규정되지 않은 비재현성 시동 특성을 수정 발진기들을 테스트할 때 난점들을 유발시킨다. 예를 들어, 집적 회로의 전체 테스트 기간은 용적에 따라 대략 4내지 5초이다. 그러나, 이런 집적 회로들이 수정 발진기들을 포함하는 경우, 전체 테스트 기간은 발진기를 공진하게 만드는데 필요한 기간만큼 연장된다. 전술한 바와 같이 이러한 테스트 기간은 규정될 수 없고 또는 미리 공지되어 있지않기 때문에, 일반적으로 대략 0.5초 정도의 안전 여유도를 갖는 대기 시간을 실제로 이용된다. 이것은 수정 발진기를 포함하고 있는 집적 회로의 전체 테스트 기간이 수정 발진기가 없는 대응되는 회로의 테스트 기간보다 대략 10% 더 길다는 것을 의미한다. 그러므로 수정 발진기를 포함하는 집적 회로를 제조하는데 소요되는 전체 시간 역시 더 길어 진다는 것이 명백하다. 그러한 집적 회로의 전체 제조 기간을 줄이는 것은 실제로 비용 절감 효과를 가지며 또한 전체 생산량 향상의 가능성을 제공한다.

IBN사 Technical Disclosure Bulletin의 Vol.21, No2, 1978년 7월, pp.492-493에서 수정 발진 회로의 시동 특성을 공진 회로의 스템 여기(stepped excitation)에 의해 향상될 수 있다는 것이 공지되어 있다. 상기 문헌에는 공진회로의 일부를 형성하는 코일을 통해 전류를 스텝식으로 차단하여 여기가 실현되는 발진기가 도시되어 있다. 전류의 갑작스런 차단은 코일 양단의 전압 변화를 유발시키므로 발진 회로가 시동된다. 그러나, 이러한 공지된 여기 방법은 공진 회로가 코일을 포함하고 있는 수정 발진 회로에서만 효과적으로, 서두에서 기술한 유형의 발진 회로에는 적합하지 않다.

본 발명의 목적은 서두에서 기술한 발진 회로 종류의 시동 특성을 개성하는데 있다. 본 발명에 따르면, 상기 목적은 바이어스 전류원이 스위칭 신호에 응답하여 오프상태에서 온상태로 스우치 가능하고, 레벨 검출기가 제공되어 전원 단자에서의 전압이 소정의 전위를 초과하는 경우 스위칭 신호를 발생시키는 것으로 달성된다.

증폭 회로의 전원 전압이 피드백 증폭기가 확실하게 발진할 수 있는 소정의 값에 도달하자마자, 레벨 검출기는 바이어스 전류원을, 이어서 증폭 회로 전체를 스위치 온하는 스텝 신호를 공급한다. 이것은 수전자에 에너지를 스텝식으로 공급하게 되어, 이 수정자가 규정된 방법 및 신뢰할 수 있는 방법으로 공진을 하게 된다.

상기 레벨 검출기가 증폭 회로의 바이어스 전류원을 스위칭 온하는 전원 전압의 값은 당연히 증폭 회로의 구현 및 종류에 의존하며 이는 사전에 결정될 수도 있다(예를 들어 실험에 의해서).

상기 규정된 방식으로 발진 회로를 시동함으로써, 발진 회로가 공진을 명확히 달성하게 될 시기는 수정 발진 회로를 포함하는 집적 회로를 테스팅할 때 미리 정확히 정해질 수 있다. 종래의 기술에 따른 수정 발진 회로를 테스팅하는데 실제로 이용되는 대기 시간은 본 발명에 따른 레벨 검출 회로를 사용하는 경우 공진을 달성하는데 최소한 필요한 시간으로 감소될 수 있다. 통상적으로, 상술한 바와 같이 0.5초의 대기 시간은 본 발명에 따른 회로로 수십 밀리초로 감소될 수 있다. 그러므로 본 발명에 따른 하나 이상의 수정 발진 회로를 포함하는 집적 회로의 테스트 기간은 공지된 수정 발진기들을 포함하는 대응 회로의 테스트 기간 보다 더 짧아질 수 있다.

좀더 빠른 처리 속도, 또는 보다 짧은 시간 사이클의 장점 외에도, 본 발명에 따른 수정 발진 회로는 증폭 회로의 루프 이득이 이와 같은 회로의 스텝식 여기로 인해 수정자 제조자들이 정상적으로 수정자의 공진을 달성하기 위해 권고하는 루프 이득값보다 더 낮게 될 수 있다는 장점을 갖고 있다. 보다 낮은 루프 이득은 발진 회로의 잡음 특성을 개선시킨다.

본 발명에 따른 수정 발진 회로의 실시예는 레벨 검출기가 제1 및 제2 트랜지스터를 갖는 에미터 결합 트랜지스터쌍을 포함하며, 상기 제1 트랜지스터의 베이스는 임계 회로에 결합되고, 상기 제2 트랜지스터의 베이스는 전원 단자에 결합되고, 상기 제2 트랜지스터의 콜렉터는 제1 전류 미러의 입력단에 결합되고, 이 제1 전류 미러의 제1 출력은 제2 트랜지스터의 베이스의 베이스에 결합되고, 제1 전류 미러의 제2 출력은 바이어스 전류원에 결합되는 것을 특징으로 한다.

이런 방식으로 형성된 레벨 검출기는 전원 전압 상의 뱅해 신호들에 감응하지 않는 비교기 및 트리거 회로의 결합 회로이고, 따라서 피드백 증폭 회로의 원치 않는 여기를 방지한다.

이제 본 발명이 집적 회로에서 사용하기에 특히 적합한 수정 발진 회로에 관해 예로서 보다 상세히 기술된다.

개략적인 블록도로 도시되어 있는 제1도의 수정 발진 회로는, 출력 단자(2)를 갖는 피드백 증폭 회로(1)를 포함하고, 이 증폭 회로의 상기 출력 단자(2)는 수정자(3)와 캐패시터(4)의 직렬 배열을 포함하는 공진 회로의 한쪽 단에 접속되고, 이 공진 회로의 다른 한 단은 접지된다. 또한 이 공진 회로는 접지에 접속되는 대신에, 출력 단자(2) 및 발진 회로의 포지티브나 네가티브 전원 단자 사이에 접속될 수 도 있다. 필요하다면, 캐패시터(4)는 단락 회로도 대체될 수도 있다. 도시된 공진 회로 대신에, 앞에서 인용된 미합중국 특허 출원 제4,754,257호에 기술되어 있는 공진호로가 대안적으로 사용될 수도 있다. 발진 회로의 출력 신호는 단자(5)에서 얻을 수 있다. 증폭 회로(1)는 전원 전압 V_B가 접속되어 있는 전원 단자(20)로부터 전원 공급받으며, 상기 증폭 회로는 차동 증폭기(21)와, 직류를 이 차동 증폭기에 공급하는 스위칭가는 바이어스 전류원(22)을 포함한다.

비교기(7)의 출력 신호에 의해 트리거되는 트리거 회로(6)를 포함하는 레벨 검출기 또한 증폭 회로(1)에 결합된다. 전원 전압 V_B는 비교기(7)의 한 입력 단자(8)에 접속되고, 임계 전압 V_d는 다른 입력 단자(9)에 존재한다. 전체 전원 전압 V_B대신에, 전원 전압의 일부만이 예를 들어 분압 회로(도시되어 있지 않음)에 의해 비교기(7)의 입력 단자(8)에 인가될 수 있다.

비교기(7)의 입력 단자(8)에서의 전압이 입력 단자(9)에서의 임계 전압을 초과하자마자, 트리거 신호는 스텝 여기서(excitation) 신호를 증폭 회로(1)에 인가시키는 트리거 회로(6)에 인가된다. 이러한 스텝 여기 신호로 결과로서, 수정자(3)를 공진시키는데 요구되는 에너지의 양이 갑작스럽게 이 수정자에 인가된다.

비교기(7)의 입력 단자(9)에서 임계 전압 V_d의 선택은 증폭 회로(1)가 공진 신호를 발생시킬 수 있는 설정 상태에 이르는 전원 전압 V_B의 값에 의해 결정된다. 물론 V_d의 값은 증폭 회로의 종류 및 각종 직류 바이어스 회로의 구현에 의존한다.

제2도는 집적 회로에 사용하기에 특히 접합한 본 발명에 다른 레벨 검출기를 포함하는 발진 회로의 양호한 실시예에 대한 기본 회로도를 도시한 것이다.

레벨 검출기는 트랜지스터 T₁및 T₂로 구성되는 에미터 결합 트랜지스터쌍으로 이루어지는 비교기/트리거 회로의 결합 회로를 포함한다. 트랜지스터 T₁의 베이스는 트랜지스터 T₃,T₄및 T₅로 구성된 세 개의 반도체 접합의 임계 회로를 통하여 공통 네가티브 전원 단자와, 저항 R₁을 통하여 공통 포지티브 전원 단자에 접속된다. 저항 분압기 R₂,R₃로 미리 결정된 전원 전압의 일부는 트랜지스터 T₂의 베이스에 존재한다. 트랜지스터 T₁의 콜렉터는 포지티브 전원 단자에 접속되고, 트랜지스터 T₂의 콜렉터는 트랜지스터 T₆,T₇및 T₈로 구성되는 공지된 전류 미러 회로의 입력단에 접속되며, 제2도에 도시된 바와같이 배열된다. 트랜지스터 T₇의 콜렉터로 구성된 전류 미러의 출력은 트랜지스터 T₂의 베이스에 접속된다. 트랜지스터 T₁및 T₂의 에미터들은 함께 접속되어 전류 기준 소자(10)를 통하여 네가티브 전원 단자에 접속된다.

이와 같이 형성된 레벨 검출기는 슈미트형(Schmitt-type)의 쌍안정 트리거회로의 집적 형태이다. 트랜지스터 T₂의 베이스에서의 전압이 트랜지스터 T₁의 베이스에서의 세 반도체 접합에 의해 형성된 임계값보다 작게 되는 한, 트랜지스터 T₂의 콜렉터 리드에는 전류가 흐르지 않는다. 트랜지스터 T₂의 베이스에서의 전압이 상기 회로의 전압 전압 V_B의 증가에 따른 결과로서 트랜지스터 T₁의 베이스에서 임계 전압을 초과하는 즉시, 트랜지스터 T₁을 통하는 전류는 스텝형으로 트랜지스터 T₂에 인계된다. 전류 미러 T₆, T₇, T₈의 출력 즉 트랜지스터 T₇의 콜렉터가 트랜지스터 T₂의 베이스에 결합되기 때무네, 트랜지스터 T₂역시 트랜지스터 T₂의 베이스에서의 전압이 예를들어 방해 펄스 또는 기타 다른 영향들의 결과로서 트랜지스터 T₁의 베이스에서의 전압보다 낮게 될 때 턴 온 상태로 유지된다.

전류 미러 T₆, T₇, T₈을 통과하는 전류에 기인하여, 도시되어 있는 바와 같이 이들에 접속되어 있는 트랜지스터 T₉을 통하여 전류가 또한 흐를 것이다. 트랜지스터 T₉의 콜렉터 리드는 T₁₀과 T₁₁을 포함하는 부가적인 전류 미러와 결합한다. 트랜지스터 T₁₀과 T₁₁의 베이스들은 상호 접속되어 트랜지스터 T₉의 콜렉터에 접속된다. 트랜지스터 T₁₀의 에미터는 저항 R₄를 통하여 네가티브 전원 단자에 접속되고, 트랜지스터 T₁₁의 에미터는 저항 R₅를 통해서 상기 네가티브 전원 단자에 접속된다. 저항 R₄, R₅의 값은 이와 같은 전류 미러의 각각의 입력 및 출력 전류를 결장한다.

트랜지스터 T₁₁는, 트랜지스터 T₁₃와 T₁₄를 포함하고 반전 대칭 전압 미리터로서 동작하는 자동 증폭기를 통해 피드백되는 증폭기로서 배열된 트랜지스터 T₁₂와, 에미터 폴로워(follower)로서 배열된 트랜지스터 T₁₅로 구성되는 실제 공진 회로의 전원 회로에서 스위칭가능 전류원으로서 결합되어 있다.

트랜지스터 T₁₂의 콜렉터는 저항 R₁₀을 통하여 포지티브 전원 단자의 접속 되고, 상기 트랜지스터 T₁₂의 에미터는 전류원(13)을 통하여 네가티브 전원 단자에 접속된다. T₁₂의 에미터는 제1도에 따라 공진 회로를 위한 단자(2)를 구성한다. 트랜지스터 T₁₃와 T₁₄의 에미터들은 상호 접속되어 트랜지스터 T₁₁의 콜렉터에 접속된다. 트랜지스터 T₁₃의 베이스트 전류원(11)을 통하여 네가티브 전원 단자와 접속되고, 저항 R₆을 통하여 포지티브 전원 단자와 접속된다. 트랜지스터 T₁₃의 콜렉터는 또한 저항 R₇을 통하여 포지티브 전원 단자에 결합된다. 트랜지스터 T₁₄의 콜렉터는 두 저항 R₈및 R₉의 직렬 배열을 통하여 포지티브 전원 단자에 접속되는 한편, 두 저항의 접합점은 트랜지스터 T₁₅의 베이스에 접속되고, 이 트랜지스터 T₁₅의 콜렉터는 포지티브 전원 단자에 접속되고, T₁₅의 에미터는 전류원(12)을 통하여 네가티브 전원 단자에 접속된다. 트랜지스터 T₁₅의 에미터 역시 트랜지스터 T₁₂의 베이스에 접속되고, 트랜지스터 T₁₄의 베이스는 트랜지스터 T₁₂의 콜렉터에 접속된다.

공진 동안에 트랜지스터 T₁₂의 콜렉터는 정현파 신호를 전달하고 이 신호의 주파수는 단자 2와 접속된 공진 회로의 공진 주파수에 상응한다. 트랜지스터 T₁₂의 콜렉터에서의 신호는 차동 트랜지스터쌍 T₁₃및 T₁₄에 의해서 대칭적으로 제한되고, 반던되며, R₈와 R₉로 구성된 분압기를 통하여 트랜지스터 T₁₂의 베이스로 트랜지스터 T₁₅를 통하여 피드백된다. 증폭 트랜지스터 T₁₂는 트랜지스터 T₁₂의 콜렉터에서의 정현파 전압의 진폭을 수백 밀리볼트로 제한시키는 약간의 네가티브 콜렉터-베이스 전압을 갖는다. 그러나, 이 값은 트랜지스터 T₁₃및 T₁₄의 콜렉터들이 공진 주파수와 동일한 주파수를 갖고 있는 방형파 형태 신호들을 전달하도록 트랜지스터 T₁₃및 T₁₄로 구성된 차동상들이 스위치로서 동작하게 하는 충분하다. 에미터 폴로워로서 배열된 트랜지스터 T₁₅는 증폭 회로의 제어 범위를 증가시키지만, 필요하다면 트랜지스터 T₁₅는 저항 R₈와 R₉의 접합점과 트랜지스터 T₁₂의 베이스 사이의 단락 회로로 대체될 수도 있으며 전류원(12)은 여러부의 것이다.

트랜지스터 T₁₄의 콜렉터에서 방형파의 진폭은 이 방형파 전압의 준압기 R₈, R₉및 트랜지스터 T₁₅를 통하여 수정자에 인가될 때, 수정자에서 전류 피크값이 전류원(13)에 의해 공급된 트랜지스터 T₁₂의 바이어스 전류를 초과하지 않게 되는 정도이어야 한다. 수정자의 직렬 공진 저항이 50오옴 전도이기 때문에, 전체 회로가 저전력으로 동작하는 경우, 전압의 피크값은 매우 작게 유지되어야 하고, 그것은 거의 예를 들어 집적 회로의 경우일 것이다.

트랜지스터 T₁₄의 베이스와 콜렉터 사이에 배열된 피드백 캐패시턴스 C는 저항 R₉와 함께, 증폭 트랜지스터 T₁₂의 용량성 부하를 높이도록 작용하므로, 공진 회로에 포함되어 있는 패패시턴스에 기인한 루프 이득의 증가가 줄어들고 발진 회로의 안정성이 개선된다. 공진 회로의 동작은 미국, Syracuse, 1987년 6월 3-5일, Proceedings 30th Midwest Symposium on Circuits and Systems에 상세히 기술되어 있다.

본 발명에 따른 제2도에 도시된 수정 발진기로 행한 테스트에 의해, 수정자의 직렬 공지 저항이 원치 않은 범위까지 수정자의 제어 레벨에 의존했기 때문에 제조자들로부터 외면당해온 수정자를 이용하여, 매우 안정되고 신뢰할 수 있는 시동 특성을 얻을 수 있다는 것이 입증되었다.

본 발명은 도시된 실시예에 제한되지 않으며, 예를 들어, 증폭 회로가 전류원을 통하여 전력을 공급받으므로 제2도에 도시된 바와 같은 유사한 방식으로 전류 미러 T₁₀, T₁₁에 의해 스위치 온 될 수 있는 미합중국 특허출원 제4,574,257호에 따른 발진 회로에 대해 이용될 수도 있음이 명백하다. 본 기술 분야에 숙련된자는 본 발명의 범위를 벗어남 없이 비교적 용이한 방식으로 각종 공지된 트리거회로 및 비교 회로에 의해, 도시된 쌍안정 트리거 회로 및 비교 회로의 결합 회로를 대체할 수 있다. 바이폴라형의 트랜지스터들만이 제2도에 도시되어 있을지라도, 본 발명에 따른 발진 회로 역시 당연히 CMOS 또는 BIMOS와 같은 다른 반도체 기술로 디자인될 수도 있다.

Claims (6)

1. 전원 단자(20)를 갖는 피드백 증폭 회로(1), 및 수정자(3)를 포함하는 공진 회로(3, 4)를 포함하고, 상기 공진 회로(3, 4)는 상기 피드백 증폭 회로(1)의 한 단자(2)에 접속되어 있고, 상기 피드백 증폭 회로(1)는 바이어스 전류원(22)과 결합되는 차동 증폭기(21)를 포함하는 발진 회로에 있어서, 상기 바이어스 전류원(22)은 스위칭 신호에 응답하여 오프상태에서 온상태로 스위치 가능하고, 레벨 검출기(6, 7)가 제공되어 상기 전원 단자(20)에서의 전압이 소정의 전위를 초과하는 경우 스위칭 신호를 발생시키는 것을 특징으로 하는 발진 회로.
2. 수정자(3)를 포함하는 공진 회로(3, 4)를 접속시켜 주는 한 단자(2), 및 전원 단자(20)를 갖는 피드백 증폭 회로(1)를 포함하고, 상기 피드백 증폭 회로(1)는 바이어스 전류원(22)과 결합되는 차동 증폭기(21)를 포함하는 집적 발진 회로에 있어서, 사익 바이어스 전류원(22)은 스위칭 신호에 응답하여 오프상태에서 온상태로 스위치 가능하고, 레벨 검출기(6, 7)가 제공되어 상기 전원 단자(20)에서의 전압이 소정의 전위를 초과하는 경우 스위칭 신호를 발생시키는 것을 특징으로 하는 집적 발진 회로.
3. 제1항에 있어서, 상기 레벨 검출기(6, 7)는 제1 트랜지스터(T₁) 및 제2 트랜지스터(T₂)를 갖는 에미터 결합 트랜지스터쌍(T₁, T₂)을 포함하고, 상기 제1 트랜지스터(T₁)의 베이스는 임계 회로(T₁, T₃, T₄, T₅)에 결합되며, 상기 제2 트랜지스터(T₂)의 베이스는 상기 전원 단자(20)에 결합되며, 상기 제2 트랜즈스터(T₂)의 콜렉터는 제1 전류 미러(T₆, T₇, T₈, T₉)의 입력단 (T₆, T₈)에 결합되고, 상기 제1 전류 미러(T₆, T₇, T₈, T₉)DLM 제1 출력단은(T₇)은 상기 제2 트랜지스터(T₂)의 베이스에 결합되고, 상기 제 1전류 미러(T₆, T₇, T₈, T₉)의 제2 출력단(T₉)은 바이어스 전류원(T₁₁, R₅)에 결합되는 것을 특징으로 하는 발진 회로.
4. 제3항에 있어서, 상기 바이어서 전류원(T₁₁, R₅)은 제2 전류 미러 (T₁₀, R₄, T₁₁, R₅)의 출력 가지(branch)이고, 상기 제2전류 미러(T₁₀, R₄, T₁₁, R₅)의 입력 가지 (T₁₀, R₄)는 상기 제1 전류 미러(T₆, T₇, T₈, T₉)의 제2 출력단(T₉)에 결합되는 것을 특징으로 하는 발진 회로.
5. 제2항에 있어서, 상기 레벨 검출기(6, 7)는 제1 트랜지스터(T₁) 및 제2 트랜지스터(T₂)를 갖는 에미터 결합 트랜지스터쌍(T₁, T₂)을 포함하고, 상기 제1 트랜지스터(T₁)이 베이스는 입계 회로(T₁, T₃, T₄, T₅)에 결합되고, 상기 제2트랜지스터(T₂)의 베이스는 상기 전원 단자(20)에 결합되며, 상기 제2트랜지스터(T₂)의 콜렉터는 제1전류 미러(T₆, T₇, T₈, T₉)의 입력단(T₆, T₈)에 결합되고, 상기 제1 전류 미러(T₆, T₇, T₈, T₉)의 제1 출력단(T₇)은 상기 제2 트랜지스터(T₂)의 베이스에 결합되고, 상기 제1 전류 미러(T₆, T₇, T₈, T₉)의 제2 출력단(T₉)은 바이어스 전류원(T₁₁, R₅)에 결합되는 것을 특징으로 하는 집적 발진 회로.
6. 제5항에 있어서, 상기 비이어서(T₁₁, R₅)은 제2 전류 미러(T₁₀, R₄, T₁₁, R₅)의 출력 가지(branch)이고, 상기 제2 전류 미러(T₁₀, R₄, T₁₁, R₅)의 입력 가지(T₁₀, R₄)는 상기 제1 전류 미러(T₆, T₇, T₈, T₉)의 제2 출력단(T₉)에 결합되는 것을 특징으로하는 집적 발진 회로.

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