KR0128716Y1

KR0128716Y1 - 자기 카드 판독기의 인터페이스 장치

Info

Publication number: KR0128716Y1
Application number: KR2019950021238U
Authority: KR
Inventors: 김준
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1995-08-17
Filing date: 1995-08-17
Publication date: 1998-12-15
Also published as: KR970010840U

Abstract

본 고안은 ISO2804와 ISO3554 규격의 자기 카드 판독기의 데이타를 매인 프로세서에 접속시키는 인터페이스 장치에 관한 것으로, 특히 별도의 디코더 칩이나 직렬신호 입/출력 칩의 필요없이 소거 및 프로그램 가능 논리 소자(EPLD) 또는 필드 프로그램 가능 게이트 어레이(FPGA)를 이용하여 매인 프로세서와 데이타 접속이 가능하도록 한 자기 카드 판독기의 인터페이스 장치에 관한 것이다.

일반적인 자기 카드 판독기의 인터페이스 장치는 트랙별 데이타를 구분하여 보내주기는 하되 한번에 모든 트랙의 데이타를 보내주므로 한 트랙의 데이타만 사용하고자할 시에는 나머지 다른 트랙의 데이타는 쓸모없는 데이타가 되고, 이로 인해 직렬 신호 입/출력부에서 데이타를 처리하는 시간이 길어지는 문제점이 발생하였다.

따라서, 별도의 디코더 칩이나 직렬신호 입/출력 칩의 필요없이 간단한 회로 구성으로 필요한 트랙의 데이타만 읽도록 하는 장치를 제공하여 데이타를 처리하는데 걸리는 시간을 감소시키고, 또한 각 트랙 사용별로 로직의 따로 구성을 가능하게 하여 기능 추가 및 변경을 용이하게 한다.

Description

자기 카드 판독기의 인터페이스 장치

제1도는 일반적인 자기 카드 판독기의 인터페이스 장치의 개략 구성도.

제2도는 본 고안 자기 카드 판독기의 인터페이스 장치의 구성 블럭도.

제3도는 제2도에서 자기 카드 판독 모듈에서의 출력신호 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

1, 11 : 자기 카드 판독 모듈 2 : 디코더부

3 : 직렬신호 입/출력부 4 : 중앙처리장치

12 : 트랙 선택 멀티플렉서 13 : 제1데이타 쉬프트 레지스터

14 : 제2데이타 쉬프트 레지스터 15 : 쉬프트 레지스터 선택 단자

16 : 널데이타 처리부 17 : 중앙처리장치 연결부

18 : 데이타 준비신호 생성부 19 : 패리티 오류 검출부

20 : 프레임 오류 검출부

본 고안은 ISO2804와 ISO3554 규격의 자기 카드 판독기의 데이타를 매인 프로세서에 접속시키는 인터페이스 장치에 관한 것으로, 특히 별도의 디코더 칩(Decoder Chop)이나 직렬신호 입/출력 칩(Serial Input Output)의 필요없이 소거 및 프로그램 가능 논리 소자(Erasable Programmable Logic Device: EPLD) 또는 필드 프로그램 가능 게이트 어레이(Field Programmable Gate Array : FPGA)를 이용하여 매인 프로세서와 데이타 접속이 가능하도록 한 자기 카드 판독기의 인터페이스 장치에 관한 것이다.

일반적인 자기 카드 판독기의 인터페이스 장치는 제1도와 같이 구성되는 바, 그 구성은 신용카드, 현금카드, 직불카드등을 읽기 위한 자기 카드 판독 모듈(Magnetic Card Record Module : MCR) (1)과, 각 트랙별로 읽어낸 비트 데이타를 조합하기 위한 디코더부(2)와, 상기 디코더(2)를 통한 데이타를 입력하여 중앙처리장치(Center Processing Unit : CPU)(4)로 전달하기 위한 직렬신호 입/출력부(Serial Input Output : SIO)(3)를 포함한다.

상기 구성으로 이루어진 자기 카드 판독기의 인터페이스 장치의 동작은 다음과 같다.

우선, 카드를 삽입하여 판독을 시키면 자기 MCR(1) 자체에서 생성되는 클럭에 동기되어 각 트랙별로 삽입된 데이타가 읽혀지고, 이 데이타는 디코더부(2)에서 각 트랙별 데이타 포맷이 다름에 따라 트랙별 데이타 포맷에 맞게 직렬로 바뀌어져 SIO(3)로 입력된다. 그리고 나서, SIO(3)에 입력된 직렬신호는 8비트의 병렬신호로 변경되어 매인 프로세서의 CPU(4)로 전달된다.

전술된 일반적인 자기 카드 판독기의 인터페이스 장치는 트랙별 데이타를 구분하여 보내주기는 하되 한번에 모든 트랙의 데이타를 보내주므로 한 트랙의 데이타만 사용하고자할 시에는 나머지 다른 트랙의 데이타는 쓸모없는 데이타가 되고, 이로 인해 직렬 신호 입/출력부에서 데이타를 처리하는 시간이 길어지는 문제점이 발생한다.

본 고안은 상기와 같은 문제점을 해결하고자 하는 것으로, 별도의 디코더 칩(Decoder Chip)이나 직렬신호 입/출력 칩(Serial Input Output)의 필요없이 간단한 회로 구성으로 필요한 트랙의 데이타만 읽도록 하는 장치를 제공하여 데이타를 처리하는데 걸리는 시간을 감소시킴을 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 고안 자기 카드 판독기의 인터페이스 장치는, 자기 카드 판독기의 인터페이스 장치에 있어서, 신용카드, 현금카드, 직불카드 등을 읽기 위한 MCR과; 상기 MCR로부터 보내오는 3개의 트랙중 CPU의 비트 패턴에 따라 트랙 선택 신호 2비트에 의해 한 트랙을 선택하는 트랙 선택 멀티플렉서와; 상기 트랙 선택 멀티플렉서로부터 선택되어 전해진 트랙1 전용 직렬 데이타를 병렬로 변경하여 출력하는 제1 데이타 쉬프트 레지스터와; 상기 트랙 선택 멀티플렉서로부터 선택되어 전해진 트랙 2 또는 3 전용 직렬 데이타를 병렬로 변경하여 출력하는 제2데이타 쉬프트 레지스터와; 상기 트랙 선택 멀티플렉서에서 선택되어진 트랙에 해당하는 쉬프트 레지스터를 인네이블시키는 쉬프트 레지스터 선택 단자와; 초기 자기 카드의 삽입시 마모를 고려하여 데이타 동기 클럭이 수십회 발생 후 기록되는 유효한 데이타 이외의 클럭을 무효화하여 상기 각 쉬프트 레지스터로 공급하는 널데이타 처리부와; 상기 각 쉬프트 레지스터로부터 병렬 데이타를 송출하는 CPU 연결부와; 트랙 1과 2 및 3에 따라 캐릭터 특성에 맞게 로드 클럭을 발생시켜 상기 각 쉬프트 레지스터로부터의 데이타를 상기 CPU 연결부에서 저장토록하는 데이타 준비 신호 생성부와; 상기 각 쉬프트 레지스터에서 출력되는 병렬 데이타의 숫자와 문자 코드에 대한 오류를 검출하여 CPU에서 그 상태를 검출하도록 하는 패리티 오류(Parity Error) 검출부와 프레임 오류(Frame Error) 검출부를 포함하여 구성된다.

이하, 본 고안의 일실시예를 첨부 도면을 참조하여 좀 더 상세히 설명하면 다음과 같다.

제2도는 본 고안 자기 카드 판독기의 인터페이스 장치의 구성 블록도로서, 그 구성은 MCR(11)과, 트랙 선택 멀티플렉서(12)와, 제1데이타 쉬프트 레지스터(13)와, 제1데이타 쉬프트 레지스터(14)와, 쉬프트 레지스터 선택 단자(15)와, 널데이타 처리부(16)와, CPU 연결부(17)와, 패리티 오류 검출부(18) 및 프레임 오류 검출부(19)를 포함한다.

상기 MCR(11)은 신용카드, 현금카드, 직불카드 등을 읽기 위한 장치이다.

상기 트랙 선택 멀티플렉서(12)는 상기 MCR(11)로부터 보내오는 3개의 트랙중 CPU(도시하지 않음)의 비트 패턴에 따라 트랙 선택 신호 2비트에 의해 한 트랙을 선택한다.

상기 제1데이타 쉬프트 레지스터(13)는 상기 트랙 선택 멀티플렉서(12)로부터 선택되어 전해진 트랙1 전용 직렬 데이타를 병렬로 변경하여 출력하고, 상기 제2데이타 쉬프트 레지스터(14)는 상기 트랙 선택 멀티플렉서(12)로부터 선택되어 전해진 트랙 2 또는 3 전용 직렬 데이타를 병렬로 변경하여 출력한다. 이때, 상기 제2데이타 쉬프트 레지스터(14)에서 트랙2와 3의 데이타를 모두 처리하도록 한 것은 트랙 2와 3의 데이타 포맷이 일치하기 때문이다.

상기 쉬프트 레지스터 선택 단자(15)는 상기 트랙 선택 멀티플렉서(12)에서 선택되어진 트랙에 해당하는 쉬프트 레지스터를 인네이블시킨다.

상기 널데이타 처리부(16)는 초기 자기 카드의 삽입시 마모를 고려하여 데이타 동기 클럭이 수십회 발생 후 기록되는 유효한 데이타 이외의 클럭을 무효화한다. 이때 발생되는 클럭은 각 쉬프트 레지스터의 데이타 읽기 클럭이 된다.

상기 CPU 연결부(17)는 상기 각 쉬프트 레지스터로부터 병렬 데이타를 입력하여 저장하고 있다가 CPU에서 요구 신호가 들어올시 데이타를 송출한다.

상기 데이타 준비 신호 생성부(18)는 트랙 1과 2 및 3에 따라 캐릭터 특성에 맞게 로드 클럭을 발생시켜 상기 각 쉬프트 레지스터로부터의 데이타를 상기 CPU 연결부(17)에서 저장토록 한다.

상기 패리티 오류 검출부(19)와 프레임 오류 검출부(20)는 상기 각 쉬프트 레지스터에서 출력되는 병렬 데이타의 비트 오류와 데이타 포맷에 대한 오류를 검출하여 CPU에서 그 상태를 확인하도록 한다.

상기와 같은 구성으로 이루어진 본 고안의 동작을 제3도의 타이밍도와 같이 하여 설명하면 다음과 같다.

우선, CPU에서는 트랙1, 2 및 3 모두를 판독하는 것이 아니라 필요한 트랙만 읽기 위해 트랙 선택 2비트의 신호를 트랙 선택 멀티플렉서(12)로 보낸다. 트랙 선택 멀티플렉서(12)에서는 이 신호를 받아서 어떤 트랙을 자기 카드 판독 모듈(11)로부터 받아들일 것인가를 결정하고, 이 결정에 따른 트랙은 패스시키고, 나머지 두 트랙은 정지시킨다. 그리고, 쉬프트 레지스터 선택 단자(15)에서는 CPU로부터 트랙 선택 2비트의 신호를 입력하여 어떤 트랙이 선택되었나를 확인하게 되는데, 이때 트랙 2 또는 3이 선택되었으면 제2 데이타 쉬프트 레지스터(14)를 인네이블시키고, 트랙 1이 선택되었으면 제1 데이타 쉬프트 레지스터(13)를 인네이블시킨다. 이때, 트랙 2와 3의 데이타 포맷은 일치하고, 트랙 1의 데이타 포맷은 다른 두 트랙의 데이타 포맷과 다르다.

이와 같이 하여 인네이블된 데이타 쉬프트 레지스터는 직렬로 입력되는 데이타를 동기 클럭에 맞추어 병렬로 바꾸어 CPU 연결부(17)로 송출한다. 이때, 직렬로 입력되는 데이타는 선택된 트랙에서 들어오는 클럭(제3도의 (b)도)에 따라 읽혀지는데, 카드에 실질적으로 쓰여있는 데이타는 최초 클럭이 발생했을 때부터가 아니고, 카드를 판독기에 삽입하였을시 처음 부분의 마모를 고려하여 수십 클럭이 발생한 후 밸리드(Vaild)한 데이타가 위치하도록 되어 있다(제3도의 (c)도). 따라서, 널데이타 처리부(16)에서는 실제 데이타가 위치한 부분부터 처리하게 된다. 이 널데이타 처리부(16)에서 상기 각 쉬프트 레지스터로 유효한 클럭을 제공하면 그 순간부터 클럭에 동기된 데이타가 상기 인네이블된 쉬프트 레지스터에서 처리된다.

한편, 트랙 2와 3에서는 데이타의 각 캐릭터마다 5비트씩(패리티 비트 포함)이 할당되어 숫자 코드가 쓰여져 있고, 트랙1에서는 데이타의 각 캐릭터마다 6비트씩(패리티 비트 포함)이 할당되어 데이타 포맷이 이루어져 숫자와 문자 코드가 쓰여져 있는데, 이때 트랙 선택 멀티플렉서(12)에 의해 선택된 트랙이 2와 3용일 경우 데이타 준비신호 생성부(18)에서는 두 개의 캐릭터가 제2데이타 쉬프트 레지스터(14)에서 읽혀질 때마다 로우에서 하이로의 신호를 만들어내고, 트랙1이 선택되었을시에는 6비트의 1프레임이 제1데이타 쉬프트 레지스터(13)에서 읽혀질 때마다 로우에서 하이로의 신호를 만들어내어 CPU로 전송한다. 이 모든 데이타가 다 읽혀진 후에는 다시 로우 상태가 된다. 이렇게 모든 데이타가 각 쉬프트 레지스터에서 다 읽혀져 병렬 데이타로 변경되면, 데이타 준비 신호 생성부(18)에서 트랙 1과 2와 3의 캐릭터 특성에 맞게 로우(load) 클럭을 발생시켜 CPU 연결부(17)에 제공하여 병렬로 변경된 데이타를 저장토록 한다.

이때, CPU는 데이타 준비신호 생성부(18)에서 보내온 신호를 참조하여 하이일 경우, 데이타 준비 상태임을 인식하고 CPU 연결부(17)로 로드신호를 발생시켜 저장되어 있는 데이타를 1바이트씩 패치(Fatch)한다.

CPU는 데이타 패치 후 바로 패리티 오류 검출부(19)와 프레임 오류 검출부(20)의 상태를 읽어 오류 상태를 확인하여 오류가 발생하면 해당 데이타를 버리고, 재 판독 요구 메시지를 발생한다.

이와 같이 하여 데이타 포맷이 다른 각 트랙마다 데이타 처리를 다르게 하게 되어 각 트랙 사용별로 로직을 따로 구성하는 것이 가능하게 된다.

이상에서 살펴본 바와 같이 본 고안에 따르면, 간단한 회로 구성으로 비용이 절감되고, 또한 신용카드 체크기 등에 여러 장치의 인터페이스가 필요할 경우 각 모듈별로 인터페이스 로직만을 구현하면 되므로 보드 사이즈가 작아지고, 또한 각 트랙 사용별로 로직을 따로 구성이 가능하게 되므로 기능 추가 및 변경이 용이하게 되어 매우 효과적이다.

Claims

자기 카드 판독기의 인터페이스 장치에 있어서, 신용카드, 현금카드, 직불카드 등을 읽기 위한 MCR(11)과; 상기 MCR(11)로부터 보내오는 3개의 트랙중 CPU의 비트 패턴에 따라 트랙 선택 신호 2비트에 의해 한 트랙을 선택하는 트랙 선택 멀티플렉서(12)와; 상기 트랙 선택 멀티플렉서(12)로부터 선택되어 전해진 트랙1 전용 직렬 데이타를 병렬로 변경하여 출력하는 제1 데이타 쉬프트 레지스터(13)와; 상기 트랙 선택 멀티플렉서(12)로부터 선택되어 전해진 트랙 2 또는 3 전용 직렬 데이타를 병렬로 변경하여 출력하는 제2데이타 쉬프트 레지스터(14)와; 상기 트랙 선택 멀티플렉서(12)에서 선택되어진 트랙에 해당하는 쉬프트 레지스터를 인네이블시키는 쉬프트 레지스터 선택 단자(15)와; 초기 자기 카드의 삽입시 마모를 고려하여 데이타 동기 클럭이 수십회 발생 후 기록되는 유효한 데이타 이외의 클럭을 무효화하여 상기 각 쉬프트 레지스터로 공급하는 널데이타 처리부(16)와; 상기 각 쉬프트 레지스터로부터 병렬 데이타를 입력하여 저장하고 있다가 CPU에서 요구 신호가 들어올시 CPU로 데이타를 송출하는 CPU 연결부(17)와; 트랙 1과 2 및 3에 따라 캐릭터 특성에 맞게 로드 클럭을 발생시켜 상기 각 쉬프트 레지스터로부터의 데이타를 상기 CPU 연결부(17)에서 저장토록 하는 데이타 준비 신호 생성부(18)와; 상기 각 쉬프트 레지스터에서 출력되는 병렬 데이타의 숫자와 문자 코드에 대한 오류를 검출하여 CPU에서 그 상태를 검출하도록 하는 패리티 오류 검출부(19) 및 프레임 오류 검출부(20)를 포함하여 구성됨을 특징으로 하는 자기 카드 판독기의 인터페이스 장치.