KR0128038B1 - Manufacturing method for hetero junction bipola transistor - Google Patents
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Abstract
Description
제1도는 종래에 금속성박막을 베이스전극으로 사용한 이종접합 쌍극자 소자의 단면도.1 is a cross-sectional view of a heterojunction dipole device conventionally using a metallic thin film as a base electrode.
제2도는 본 발명에 의해 완성한 단면도.2 is a cross-sectional view completed by the present invention.
제3도는 본 발명에 따른 제조공정도.3 is a manufacturing process diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,2,21,22 : 규소결정박막 3 : 산화막1,2,21,22: silicon crystal thin film 3: oxide film
4 : 컬렉터 싱커 5,25,45 : 베이스 박막4: collector sinker 5,25,45: base thin film
6,10,27,30,43,47,50 : 절연막 7,29,49 : 에미터 박막6,10,27,30,43,47,50 Insulation film 7,29,49 Emitter thin film
8,28,48 : 측면절화막 9,26 : 금속성 실리사이드 박막8,28,48: side cut film 9,26: metallic silicide thin film
41,42 : 규소박막층 44 : 컬렉터41,42: silicon thin film layer 44: collector
46 : 베이스 전극용 박막 51 : 금속46: thin film for base electrode 51: metal
52 : 단결정 반도체 박막 53 : 다결정 반도체 박막52: single crystal semiconductor thin film 53: polycrystalline semiconductor thin film
본 발명은 컴퓨터나 통신기기 등 차세대 고속 정보 처리 시스템에 사용 가능한 고속 쌍극자(Bipolar) 트랜지스터로서 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것이다The present invention relates to a method of manufacturing a heterojunction dipole transistor as a high speed bipolar transistor that can be used in a next generation high speed information processing system such as a computer or a communication device.
통상적으로, 동종접합(Homojunction) 쌍극자 트랜지스터 크기가 작아지면서 동작속도가 개선되는 잇점이 있지만 에미터(Emitter)와 베이스(Base)의 불순물(dopant) 농도가 증가되기 때문에 종래 구조를 이용하여 소자특성을 향상시키는 데에는 한계가 있다.In general, although the size of the homojunction dipole transistor is small, the operation speed is improved, but the dopant concentration of the emitter and the base is increased. There is a limit to improvement.
이 문제를 해결하기 위하여 제시된 것이 이종접합(hetero junction)쌍극자 소자이다.In order to solve this problem, a heterojunction dipole device is proposed.
상기 이종접합 소자의 구조적인 특징은 에미터 에너지 띠 간격(Energy band)이 베이스 에너지 띠 간격보다 크다는 것이며, 이로 인하여 소자의 성능과 설계상에 많은 잇점을 얻을 수 있는 것으로, 종래 동종접합 쌍극자 소자 공정에서 규소(Si)를 이용한 베이스층에 저매늄(Ge)을 첨가하여 에너지 띠 간격을 감소시키는 방법이 최근에 와서 집중 연구중에 있다.The structural feature of the heterojunction device is that the emitter energy band spacing is larger than the base energy band spacing, and thus, many advantages in performance and design of the device can be obtained. In recent years, a method of reducing energy band gap by adding low maenyum (Ge) to a base layer using silicon (Si) has been intensively studied.
본 발명은 Si/SiGe 이종접합박막을 이용한 새로운 소자구조로서 종래의 이종접합 쌍극자 소자들은 일반적인 동종접합 규소 쌍극자 소자와 같이 다결정규소(polysilicon) 박막을 베이스 전극 및 에미터와 에미터 불순뭍 확산원(Diffusion source)으로 동시에 사용하면서, 베이스층에는 규소 대신 규소 저매늄을 사용하여 에미터와 베이스간의 에너지 띠 간격 격차를 생기게 하여 에미터 주입효율(Injection efficiency)을 증가시키며, 베이스를 고불순물 농도(high doping concentration) 초미세박막(Ultra-thin)으로 성장시켜, 소자의 전류 증폭이득 및 스위칭속도를 크게 향상시켜 왔다.The present invention is a novel device structure using a Si / SiGe heterojunction thin film, the conventional heterojunction dipole devices, such as a conventional homojunction silicon dipole device, a polysilicon thin film as a base electrode and emitter and emitter impurity diffusion source ( While simultaneously used as a diffusion source, silicon base metal is used instead of silicon in the base layer to create an energy band gap between the emitter and the base, thereby increasing the emitter injection efficiency and increasing the base's high impurity concentration. Doping concentration It has been grown to ultra-thin, which greatly improves the current amplification gain and switching speed of the device.
최근에 와서 소자의 구조가 최적화 또한 크기 축소가 되면서 소자활성영역상에 존재하는 베이스 저항보다도 베이스 전극물질인 다결정규소 대선 금속성 박막, 예를 들면 티타늄 실리사이드(TiSi2)를 사용하는 공정에 대해 연구가 활발하게 진행되었다.In recent years, as the structure of the device has been optimized and reduced in size, there is a lot of research into a process using a polysilicon large-line metallic thin film, for example, titanium silicide (TiSi2), which is a base electrode material rather than the base resistance present in the device active region. It was done.
이중 가장 최근으로 베이스 전극으로 금속성 박막을 사용한 Si/SiGe 이종접합 쌍극자 소자의 대표적인 예를 제1도에 나타내었다.Most recently, a representative example of a Si / SiGe heterojunction dipole device using a metallic thin film as a base electrode is shown in FIG. 1.
제1도에서는 먼저 컬렉터인 규소결정박막(N+Si)(1)과 (N-Si)(2)에 산화막(3)을 형성하고, 컬렉터 씽커(sinker)를 형성한 후, 베이스박막(5)을 성장하고, 그 위에 절연막(6)을 도포하고 식각하여 에미터 영역을 정의한다.In FIG. 1, first, an oxide film 3 is formed on a silicon crystal thin film (N + Si) 1 and a (N-Si) 2 as a collector, and a collector sinker is formed. Then, the base thin film 5 ), And the insulating film 6 is applied and etched thereon to define the emitter region.
그리고, 에미터 박막(7)을 도포하고, 식각한 후 측면절연막(8)을 형성하면서 잔여 절연막(6)을 식각한다.After the emitter thin film 7 is applied and etched, the remaining insulating film 6 is etched while forming the side insulating film 8.
다음으로, 금속만을 증착하여 선택적으로 반도체 영역에만 금속성 실리사이드(silicide)박막(9)을 형성하고 나서, 최종적으로 절연막(10)을 도포한 다음, 금속접촉부분을 정의하기 위해 절연막(10)을 식각하고, 이후 금속을 증착하고 식각하여 소자를 완성한다.Next, a metal silicide thin film 9 is selectively formed only in the semiconductor region by depositing only a metal, and finally, an insulating film 10 is applied, and then the insulating film 10 is etched to define a metal contact portion. Then, the metal is deposited and etched to complete the device.
이 방법은 금속성 실리사이드를 베이스 전극으로 형성함에 있어 금속만을 증착한 후 열처리 공정으로 반도체와 금속을 반응시켜 금속성 실리사이드 박막을 형성하므로, 반응하는 반도체 영역의 두께 손실이 있어서, 금속과 반응하는 반도체 부분이 0.05마이크론 정도의 극초박막인 베이스인 점을 고려할때 실리사이드의 두께를 임의로 크게 할 수가 없어서 금속성 실리사이드의 면저항을 임의로 더욱 더 작게 할 수가 없다는 문제점이 있다.In this method, in forming the metallic silicide as the base electrode, only the metal is deposited, and then the semiconductor and the metal are reacted by the heat treatment to form the metallic silicide thin film. Therefore, there is a thickness loss of the reacted semiconductor region, whereby the semiconductor portion reacting with the metal Considering the fact that the base is a very thin film of about 0.05 microns, the thickness of the silicide cannot be arbitrarily increased, so that the sheet resistance of the metallic silicide cannot be arbitrarily smaller.
이러한 상기 종래의 기술은 다결정규소박막을 베이스 전극으로 사용하는 이종접합소자는 베이스의 기생저항(다결정 규소층의 저항 및 다결정규소박막과 금속간의 접촉저항)이 소자 활성영역내의 베이스저항보다 후 훨씬 커서 소자의 속도성능 향상에 한계가 있다는 구조적 문제점이 있었다.In this conventional technique, the heterojunction device using the polysilicon thin film as the base electrode has a much larger parasitic resistance (resistance of the polycrystalline silicon layer and contact resistance between the polycrystalline silicon thin film and the metal) of the base than the base resistance in the device active region. There is a structural problem that there is a limit in improving the speed performance of the device.
상기 문제점을 해결하기 위하여, 본 발명은 베이스 기생 저항(Parasitic Resistance)을 다결정규소박막 대신 금속성 박막을 사용함으로써 베이스 기생저항을 크게 감소시켜 소자의 고주파수 대역에서의 동작특성을 개선하고, 또한 소자 공정을 매우 간단화함으로써 소자의 수율을 향상시키는데 목적이 있다.In order to solve the above problems, the present invention uses a metal thin film instead of a polycrystalline silicon film as the base parasitic resistance (Parasitic Resistance) to greatly reduce the base parasitic resistance to improve the operating characteristics of the device in the high frequency band, and also to improve the device process The aim is to improve the yield of the device by making it very simple.
상기 목적을 달성하기 위하여 본 발명에서는 첨부된 도면에 의거 상세한 설명을 한다.In the present invention to achieve the above object will be described in detail based on the accompanying drawings.
먼저, 제2도는 본 발명에 의해 완성한 금속성박막을 베이스 전극용으로 사용한 이종접합 쌍극자 소자의 단면도이다.First, FIG. 2 is a cross-sectional view of a heterojunction dipole element using the metallic thin film completed by the present invention for a base electrode.
또한, 제2도는 상기 제1도의 구조적인 문제점을 보완하고 공정을 더욱 간단화한 이종접합 쌍극자 소자를 제조한 것으로, 상기 제1도와는 상이하게 베이스 박막(25)을 성장한 후 바로 그 위에 금속성 실리사이드 박(26)을 형성하고 식각한 후, 절연막(27)을 도포하고, 소자활성영역 이외의 상기 베이스 박막(25), 금속성 실리사이드 박막(26), 절연막(27)을 식각한 다음 측면절연막(28)을 형성한다.In addition, FIG. 2 is a fabrication of a heterojunction dipole device that complements the structural problems of FIG. 1 and further simplifies the process. The metal silicide immediately after the base thin film 25 is grown differently from the first embodiment After forming and etching the foil 26, an insulating film 27 is applied, and the base thin film 25, the metallic silicide thin film 26, and the insulating film 27 other than the element active region are etched, and then the side insulating film 28 ).
상기 단층구조의 반도체 박막이 아닌 다층구조의 반도체 박막을 베이스층(25)으로 이용한다.A semiconductor thin film having a multilayer structure is used as the base layer 25 instead of the single layer semiconductor thin film.
이후에 상기 절연막(27)을 식각하여 에미터 영역을 정의하고, 에미터 박막(29)을 성장하여 식각한 후, 소자를 보호하는 절연막(30)을 도포하고, 식각하여 금속접촉을 형성할 부분을 정의한다.Subsequently, the insulating layer 27 is etched to define an emitter region, the emitter thin film 29 is grown and etched, and then an insulating layer 30 to protect the device is coated and etched to form a metal contact. Define.
그리고나서, 금속을 증착하고 식각하여 소자를 완성한다. 본 발명의 구조는 금속성 실리사이드 박막의 두께를 임의로 가변시키는 것을 가능케 함으로써 베이스 기생저항을 더욱 더 감소시켜 상기 제2도의 소자에 비해서 동작속도가 더욱 향상되며 최대진동주파수도 더욱 증가하게 된다.The metal is then deposited and etched to complete the device. The structure of the present invention makes it possible to arbitrarily vary the thickness of the metallic silicide thin film, thereby further reducing the base parasitic resistance, thereby further improving the operating speed and increasing the maximum vibration frequency as compared with the device of FIG.
다음에 제3도의 (a)∼(f) 공정은 본 발명에 따른 일 실시예의 제조공정이며 이를 상세히 설명하면 다음과 같다.Next, (a) to (f) process of Figure 3 is a manufacturing process of an embodiment according to the present invention will be described in detail as follows.
(a) 공정은 컬렉터용 규소 박막층(Si)(41)과 (42)를 형성한 후, 국부적으로 절연막(43)을 형성하여 활성영역과 비활성영역을 격리시키고, 컬렉터를 금속접촉시키기 위한 연결 부분(44)을 불순물 이온주입으로 형성한 다음에 베이스 전극용 박막(45)을 성장하고, 그 위에 베이스전극용 박막(46)을 형성한 후의 단면도이다.In the step (a), after forming the silicon thin film layers (Si) 41 and 42 for the collector, the insulating layer 43 is locally formed to isolate the active region from the inactive region and to connect the collector to metal contact. (44) is formed by impurity ion implantation, followed by growing the base electrode thin film 45, and forming the base electrode thin film 46 thereon.
상기 베이스박막(45)으로 규소저매늄 단일층이나 규소와 규소 저매늄으로 된 다층구조 박막을 사용할 수 있다.As the base thin film 45, a single layer of silicon low maenyum or a multilayer structure thin film of silicon and silicon low maenyum may be used.
상기 베이스전극용 박막(46)을 금속성 실리사이드 대신에 단결정이나 다결정으로 된 단일층구조나 혹은 단결정규소 박막과 다결정 규소박막의 다층구조를 사용한다.Instead of the metallic silicide, the base electrode thin film 46 uses a single layer structure made of single crystal or polycrystal, or a multilayer structure of a single crystal silicon thin film and a polycrystalline silicon thin film.
또한, 상기 베이스전극용 박막(46)을 금속실리사이드 단일층 구조 대신 금속실리사이드와 규소박막의 다층구조를 사용할 수 있다.In addition, instead of the metal silicide single layer structure, the base electrode thin film 46 may use a multilayer structure of metal silicide and silicon thin film.
(b) 공정은 상기 (a) 공정 후에 상기 베이스전극용 박막(46)을 식각하고 절연막(47)을 도포한 다음, 상기 절연막(43)의 중앙부분으로부터 우측에 형성되어 있는 절연막(47), 베이스 전극용 박막(46), 베이스박막(45)을 순서적으로 식각하는 공정이다.In the step (b), after the step (a), the base electrode thin film 46 is etched and the insulating film 47 is applied, and then the insulating film 47 formed on the right side from the center portion of the insulating film 43, It is a process of etching the base electrode thin film 46 and the base thin film 45 in order.
(c) 공정은 상기 (b) 공정후에 베이스 전극 부분을 격리시키기 위해서 측면절연막(48)을 도포하고 비등방성 건식식각으로 측면절연막(48)을 형성하는 공정이다.In the step (c), after the step (b), the side insulating film 48 is applied to isolate the base electrode portion, and the side insulating film 48 is formed by anisotropic dry etching.
그러나, 이후의 공정(g)과 같이 상기 측면절연막(48)을 형성하지 않을 수도 있다.However, the side insulating film 48 may not be formed as in the following step (g).
이때, 상기 공정(c)에서 절연막(47) 대신에 산화규소막/질화막/다결정규소 박막 또는 산화규소막/질화막/산화규소막을 순서적으로 형성하고 식각하여 에미터 영역을 정의할 수 있다.In this case, the emitter region may be defined by sequentially forming and etching a silicon oxide film / nitride film / polycrystalline silicon thin film or a silicon oxide film / nitride film / silicon oxide film instead of the insulating film 47 in the step (c).
(d) 공정은 상기 (c) 공정후에 절연막(47)을 식각하여 에미터 영역을 정의한 다음, 에미터 박막(49)을 형성하고, 불순물 이온을 에미터 박막에 도포와 동시에 주입하거나, 도포 후 주입한다.In the step (d), after the step (c), the insulating layer 47 is etched to define an emitter region, and then the emitter thin film 49 is formed, and impurity ions are injected into the emitter thin film simultaneously with the coating or after the coating. Inject.
또한, 상기 에미터 박막(49)을 도포하지 않고, 이온주입으로 에미터를 형성한 후 금속(51)과 접촉시키며, 상기 에미터박막(49)을 도포하기 전에 이온주입으로 에미터를 형성한 후, 에미터박막(49)를 도포한다.In addition, the emitter thin film 49 is not coated, the emitter is formed by ion implantation, and then contacted with the metal 51, and the emitter is formed by ion implantation before the emitter thin film 49 is coated. After that, the emitter thin film 49 is applied.
상기 불순물 이온을 에미터박막(49)에 주입한 후 식각하고, 컬렉터(44)상의 에미터박막(49)을 형성하고 난 이후의 단면도이다.The impurity ions are implanted into the emitter thin film 49 and then etched to form the emitter thin film 49 on the collector 44.
한편, 상기 컬렉터(44)상의 에미터박막(49)을 형성하지 않을 수 있다.Meanwhile, the emitter thin film 49 on the collector 44 may not be formed.
(e) 공정은 상기 에미터박막(49)에 소자를 보호하는 절연막(50)을 도포하고 금속접촉영역을 정의하기 위해 절연막(47)과 (50)을 식각하는 공정이다.In the step (e), the insulating film 50 protecting the device is applied to the emitter thin film 49 and the insulating films 47 and 50 are etched to define the metal contact region.
(f) 공정은 완성된 소자 단면도로서, 상기 (e) 공정에 금속(51)을 증착하여 마스크로 배선을 정의하여 금속을 식각한다.Step (f) is a cross-sectional view of the completed device, in which the metal 51 is deposited in the step (e) to define wiring using a mask to etch the metal.
상기의 제3도(b) 공정을 (g) 공정과 같이 베이스전극용 박막(46)을 식각하고 난 다음에 에미터박막(45)과 베이스 전극용 박막(46)을 함께 식각한 후 절연막(47)을 도포한다.In the process of FIG. 3 (b), the base electrode thin film 46 is etched as in step (g), and then the emitter thin film 45 and the base electrode thin film 46 are etched together. 47) Apply.
상기 (h) 공정과 같이 에미터로 단결정반도체 박막(52)과 다결정 반도체 박막(53)을 선택적 결정박막 성장법(selectively epitaxy growth : SEG)으로 성장하여 규소/규소저매늄 이종접합 쌍극자 소자를 제조할 수 있다.As in step (h), a single crystal semiconductor thin film 52 and a polycrystalline semiconductor thin film 53 are grown by selective epitaxy growth (SEG) using an emitter to produce a silicon / silicon low-maenyon heterojunction dipole device. can do.
이때, 상기 결정박막 성장법은 분자선 에피택시(Molecular Beam Epitaxy, MBE), 화학선 에피택시(Chemical Beam Epitaxy, CBE), 화학기상증착(Chemical Vapor Deposition, CVD)등이 있다.In this case, the crystal thin film growth method may include molecular beam epitaxy (MBE), chemical beam epitaxy (CBE), chemical vapor deposition (CVD), and the like.
상기에서는 일 실시예의 제조공정을 살펴보았으나, 본 발명의 사상에 벗어남이 없이 다르게 실시할 수도 있음은 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.Although the above has been described the manufacturing process of one embodiment, it will be apparent to those skilled in the art that the present invention may be carried out differently without departing from the spirit of the present invention.
이상과 같은 공정으로 된 본 발명은 금속성 박막을 베이스 전극으로 사용하며 소자의 공정을 간단화함으로써 초고집적화 가능한 초고속 쌍극자 소자를 제조하였고, 또한 이종접합 쌍극자 소자도 동시에 가능하게 되었으므로 규소 쌍극자 소자의 동작속도의 한계를 뛰어넘어서 새로운 초고속 소자의 영역을 개발하였다.According to the present invention as described above, an ultra-high-density ultrafast dipole device can be manufactured by using a metallic thin film as a base electrode and simplifying the device process. Beyond the limitations, we have developed a new field of ultrafast devices.
이에 따라, 고속정보 처리 및 저전력을 요하는 고속컴퓨터, 통신기기 등의 정보처리 시스템에서 규소 쌍극자 소자의 한계를 대폭 확장시켜서 규소 소자의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.As a result, the limitation of silicon dipole devices has been greatly expanded in information processing systems such as high-speed computers and communication devices that require high-speed information processing and low power, thereby extending the application range of silicon devices to the area of compound high-speed devices.
물론, 화합물 고속소자의 전범위를 다 포함하는 것은 아니지만 값싸고 안정하며, 집적화가 용이한 규소 고속소자가 앞으로 어느 정도 화합물 고속소자를 대체하게 되는 이점이 있다.Of course, although not including the full range of the compound high-speed device, there is an advantage that the silicon high-speed device is cheap, stable, easy to integrate the compound high-speed device to some extent in the future.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026311A KR0128038B1 (en) | 1993-12-03 | 1993-12-03 | Manufacturing method for hetero junction bipola transistor |
Applications Claiming Priority (1)
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| KR1019930026311A KR0128038B1 (en) | 1993-12-03 | 1993-12-03 | Manufacturing method for hetero junction bipola transistor |
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| KR950021715A KR950021715A (en) | 1995-07-26 |
| KR0128038B1 true KR0128038B1 (en) | 1998-04-02 |
Family
ID=19369773
Family Applications (1)
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-
1993
- 1993-12-03 KR KR1019930026311A patent/KR0128038B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021715A (en) | 1995-07-26 |
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