KR0127133B1

KR0127133B1 - Retimed memory switching circuit for digital radar

Info

Publication number: KR0127133B1
Application number: KR1019890010885A
Authority: KR
Inventors: 배기철
Original assignee: 안치한; 엘지정밀주식회사
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1998-10-01
Also published as: KR910003398A

Abstract

내용없음.None.

Description

Digital Radar Retime Memory Switching Circuit

제1도는 종래의 디지탈 레이다 구성도.1 is a conventional digital radar block diagram.

제2도는 제1도의 타이밍 챠트.2 is a timing chart of FIG.

제3도는 본 발명의 디지탈 레이다 구성도.3 is a digital radar block diagram of the present invention.

제4도는 제3도의 타이밍 챠트.4 is a timing chart of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 영상 디지타이저 2a, 2b : 리타임 메모리1: Image digitizer 2a, 2b: Retime memory

3 : 영상처리장치 4 : 영상기억장치3: image processing apparatus 4: image storage apparatus

5 : 클록발진기(generator) 6 : 트리거회로5: clock generator 6: trigger circuit

7a, 7b : 멀티 플렉서 8 : 주소카운터7a, 7b: Multiplexer 8: Address counter

10 : 스캔 변환기 11 : 라스트 주소발전기10: scan converter 11: last address generator

12 : 주소선택장치 13 : 영상증폭기12: address selector 13: video amplifier

14 : CRT 15 : 기록 주소카운터14: CRT 15: Record Address Counter

16 : 판독 주소카운터 17 : 분주기16: read address counter 17: divider

본 발명은 디지탈 레이다에 관한 것으로, 특히 리타임 메모리(Retimed Memory)의 전환회로에 의한 수신신호를 리타임 메모리에 기록하고 판독함과 동시에 영상기억 장치에 저장된 영상을 기록, 판독할수 있도록 하므로서 짧은 시간에 송신펄스를 출력할수 있게되어 펄스반복주파수(PRT)의 제한을 최대로 줄일수 있는 디지탈 레이다의 리타임 메모리 전환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital radar, and in particular, it is possible to record and read a received signal by a switching circuit of a retimed memory in the retime memory and to record and read an image stored in an image storage device. The present invention relates to a digital radar retime memory switching circuit capable of outputting a transmission pulse to reduce the pulse repetition frequency (PRT) limit.

종래의 디지탈 레이다에 관한 기술구성 및 작용을 첨부도면 제1도를 참조하므로서 살펴보면 다음과 같다. 여기서, 제1도는 종래의 디지탈 레이다의 구성을 나타내는 도면이다.Looking at the technical configuration and operation of the conventional digital radar with reference to the accompanying drawings, Figure 1 as follows. Here, FIG. 1 is a figure which shows the structure of the conventional digital radar.

제1도에 있어서, 종래의 디지탈 레이다는 트리거회로(6), 클록발진기(7), 멀티플렉서(7), 주소카운터(7), 영상디지타이저(1), 리타임메모리(2), 영상처리장치(3), 영상기억장치(4), 영상증폭기(13), CRT(14), 주소선택기(12), 스캔변환기(10), 베어링펄스카운터(9), 라스트 주소발진기(11)로 구성된다.In FIG. 1, the conventional digital radar includes a trigger circuit 6, a clock oscillator 7, a multiplexer 7, an address counter 7, an image digitizer 1, a retime memory 2, an image processing apparatus. (3), an image storage device (4), an image amplifier (13), a CRT (14), an address selector (12), a scan converter (10), a bearing pulse counter (9), and a last address oscillator (11). .

여기서, 상기 트리거회로(6)는 트리거신호(S4)를 송신기(도면에 미도시)에 출력하고, 송신펄스 시간지연 및 수신신호(S1)의 전달시간을 보상하기 위한 지연 트리거(S3)를 발생시켜 이를 상기 클록발진기(5)로 출력한다. 상기 클록발진기(5)는 기록클록(S8)과 판독클록(S7)을 발생시켜 이를 상기 멀티플렉서(7)에 전달한다. 상기 멀티플렉서(7)는 기록, 판독제어신호(S2)에 따라 기록클록 혹은 판독클록을 적절히 선택하여 이를 주소카운터(8)에 출력한다. 상기 주소카운터(8)는 멀티플렉서(7)로부터 전달된 클록신호(S7, S8)에 따라 기록주소 혹은 판독주소를 순차적으로 지정하여 이를 상기 리타임메모리(2)로 전달하므로서 수신된 영상신호(S1)가 기록되어나 판독되어진다. 상기 영상디지타이저(Video Digitizer)(1)는 수신된 영상신호(S1)를 부호화하여 이를 디지털 데이터로 변환하는 장치이다. 상기 리타임메모리(2)는 상기 영상디지타이저(1)로부터 전달된 디지탈 데이터를 일시적으로 저장하기 위한 기억소자이다.Here, the trigger circuit 6 outputs the trigger signal S4 to the transmitter (not shown), and generates a delay trigger S3 for compensating the transmission pulse time delay and the transmission time of the reception signal S1. This is outputted to the clock oscillator 5. The clock oscillator 5 generates a write clock S8 and a read clock S7 and transfers them to the multiplexer 7. The multiplexer 7 appropriately selects a write clock or read clock according to the write and read control signal S2 and outputs it to the address counter 8. The address counter 8 sequentially designates a write address or a read address according to the clock signals S7 and S8 transmitted from the multiplexer 7, and transmits the recorded address or read address to the retime memory 2 to receive the image signal S1. ) Is recorded or read. The video digitizer 1 is a device that encodes the received video signal S1 and converts it into digital data. The retime memory 2 is a storage element for temporarily storing the digital data transferred from the image digitizer 1.

따라서, 수신된 영상신호(S1)가 상기 영상디지타이저(1)를 거쳐 디지털 데이터로 변환된후 기록제어신호(S2)에 따라 먼저, 상기 멀티플렉서(7)에서 기록클록(S8)이 선택되어 주소카운터(8)로부터 기록주소가 지정되므로서 상기 디지털 데이터는 상기 리타임메모리(2)에 기록된다. 이렇게 리타임메모리(2)에 대한 영상 디지털 데이터의 기록이 완료되면 다시 판독제어신호(S2)에 따라 멀티플렉서(7)에서 판독클록(S7)이 선택되어 주소카운터(8)로부터 판독주소가 지정되어 상기 리타임메모리(2)에 기록된 디지털 데이터가 판독되어진다.Therefore, the received video signal S1 is converted into digital data through the image digitizer 1, and then the recording clock S8 is selected by the multiplexer 7 in accordance with the recording control signal S2. Since the recording address is specified from (8), the digital data is recorded in the retime memory 2. When the recording of the video digital data to the retime memory 2 is completed in this way, the read clock S7 is selected by the multiplexer 7 according to the read control signal S2, and the read address is specified from the address counter 8. The digital data recorded in the retime memory 2 is read out.

또한, 상기 영상처리장치(3)는 상기 리타임메모리(2)에서 판독된 영상을 처리하여 상기 영상기억장치(4)에 저장하는 기기이다. 상기 영상기억장치(4)는 영상처리장치(3)를 통해 처리된 영상데이터를 저장하여 표시화상을 생성하는 기억장치이다. 상기 스캔변환기(10)는 상기 클록발진기(5)의 기록클록(S8)과 베어링펄스 카운터(9)로부터 발생된 신호에 따라 기록주소신호(S9)를 발생시켜 이를 주소선택기(12)에 출력하는 장치이다. 또한, 상기 라스트 주소발진기(11)는 판독주소신호(S6)를 발생시켜 이를 주소선택기(12)에 출력하는 장치이다. 상기 주소선택기(12)는 영상처리장치(3)로부터 출력된 정보를 기록하거나 판독할때에 영상기억장치(4)내의 어디에 그것을 배정하는가를 지정하는 기기이다. 따라서, 상기 리타임메모리(2)에서 판독된 영상데이터는 상기 영상처리장치(3)에서 영상처리된후 상기 스캔변환기(10)의 기록주소신호(S9)의 인가에 따라 영상기억장치(4)에 기록되고 다시 상기 라스트 주소발진기(11)의 판독주소신호(S6)의 지정에 따라 판독되어 영상증폭기(13)를 통해 CRT(14)상에 표시된다.The image processing apparatus 3 is a device for processing the image read out from the retime memory 2 and storing the image in the image storage apparatus 4. The image storage device 4 is a storage device for storing display image data processed by the image processing device 3 to generate a display image. The scan converter 10 generates a write address signal S9 according to the signals generated from the write clock S8 and the bearing pulse counter 9 of the clock oscillator 5 and outputs the write address signal S9 to the address selector 12. Device. The last address oscillator 11 is a device for generating a read address signal S6 and outputting it to the address selector 12. The address selector 12 is a device for specifying where in the image storage device 4 to allocate it when recording or reading information output from the image processing device 3. Accordingly, the image data read from the retime memory 2 is image processed by the image processing apparatus 3 and then the image storage apparatus 4 is applied according to the application of the recording address signal S9 of the scan converter 10. Recorded on the CRT 14 through the image amplifier 13 and then read in accordance with the designation of the read address signal S6 of the last address oscillator 11.

이와같은 종래의 디지탈 레이다는 제2도에서와 같이 송신신호(S4)가 발생한후 일정한 지연시간후에 지연트리거 신호(S3)가 발생되고 이에따라 수신신호가 수신되는 수신시간(T1)이 지난후에 스캔변환(T2) 하므로 다음 송신펄스가 인가되기 위해서는 T1+T2의 시간이 소요된다. 따라서, 실제 수신시간(T1)보다 긴 시간인 스캔 변환시간(T2)에 의해서 송신펄스의 주파수에 제약을 받게되어 펄스반복주파수(PRF)의 효율에 저하를 가져오게 되는 문제점이 있었다.In the conventional digital radar, as shown in FIG. 2, the delay trigger signal S3 is generated after a predetermined delay time after the transmission signal S4 is generated, and thus the scan conversion is performed after the reception time T1 at which the reception signal is received. (T2), it takes time T1 + T2 to apply the next transmission pulse. Therefore, there is a problem in that the frequency of the transmission pulse is limited by the scan conversion time T2 which is a time longer than the actual reception time T1, resulting in a decrease in the efficiency of the pulse repetition frequency PRF.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해소하기 위하여 안출된 것으로서, 본 발명의 목적은 리타임메모리 전환에 의해 수신신호를 리타임메모리에 저장하는 시간에 스캔변환을 처리할수 있게 하므로서 짧은 시간에 송신펄스를 출력할수 있게되어 PRF의 효율을 최대로 높일수 있는 디지탈 레이다의 리타임 메모리 전환회로를 제공함에 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and an object of the present invention is to shorten the scan conversion process at the time of storing the received signal in the retime memory by switching the retime memory. The present invention provides a digital radar retime memory switching circuit capable of outputting a transmission pulse in time to maximize the efficiency of the PRF.

상기와 같은 목적을 달성하기 위한 본 발명의 디지탈 레이다 리타임메모리 전환회로는 영상디지타이저(1)로부터 출력된 디지털 영상데이터를 교대로 기록하고 판독하므로서 데이터의 기록 및 판독이 동시에 이루어질수 있는 복수개의 리타임메모리(2a, 2b)와, 상기 리타임메모리(2a, 2b)에 기록 및 판독주소를 설정하기 위하여 상기 각각의 리타임메모리(2a, 2b)와 연결 접속된 복수개의 제1멀티플렉서(7b, 7c)와, 상기 복수개의 리타임메모리(2a, 2b)로부터 판독된 데이터 신호중 선택된 신호를 영상처리장치(3)에 전달하는 제2멀티플렉서(7a)와, 상기 제1멀티플렉서(7b, 7c) 각각에 기록주소신호를 인가하는 기록주소카운터(15)와, 상기 제1멀티플렉서(7b, 7c) 각각에 판독주소신호를 인가하는 판독주소카운터(16) 및 트리거회로(6)의 지연 트리거신호를 2분주하여 상기 리타임메모리(2b)와 제2멀티플렉서(7a)에 전달하는 분주회로(17)로 구성된다.The digital radar retime memory switching circuit of the present invention for achieving the above object alternately writes and reads digital image data output from the image digitizer 1, thereby allowing a plurality of retimes to be simultaneously recorded and read. A plurality of first multiplexers 7b and 7c connected and connected to the memories 2a and 2b and the respective retime memories 2a and 2b for setting write and read addresses in the retime memories 2a and 2b. ), A second multiplexer 7a for transmitting a selected signal among the data signals read out from the plurality of retime memories 2a and 2b to the image processing apparatus 3, and each of the first multiplexers 7b and 7c. Two divisions of delay trigger signals of the write address counter 15 for applying the write address signal and the read address counter 16 and the trigger circuit 6 for applying the read address signal to each of the first multiplexers 7b and 7c are provided. By above And a frequency divider circuit 17 which transfers to the retime memory 2b and the second multiplexer 7a.

이하에서, 본 발명에 따른 실시예의 구성 및 작용을 첨부도면 제3도 및 제4도를 참조하여 설명하면 다음과 같다. 여기서, 제3도는 본 발명에 따른 디지탈 레이다의 구성을 나타내며, 제4도는 제3도의 타이밍 챠트를 도시한 것이다.Hereinafter, the configuration and operation of the embodiment according to the present invention will be described with reference to FIGS. 3 and 4 of the accompanying drawings. 3 shows the configuration of the digital radar according to the present invention, and FIG. 4 shows the timing chart of FIG.

제3도에 있어서, 본 발명의 디지탈 레이다의 리타임 메모리 전환회로는 트리거회로(6), 클록 발진기(5), 기록주소카운터(15), 판독주소카운터(16), 분주회로(17), 멀티플렉서((7a, 7b, 7c), 리타임메모리(2a, 2b), 영상디지타이저(1), 영상처리장치(3), 영상기억장치(4), 영상증폭기(13), CRT(14), 베어링 펄스카운터(9), 스캔변환기(10), 라스트 주소발진기(11) 및 주소선택기(12)로 구성된다.In FIG. 3, the retime memory switching circuit of the digital radar of the present invention includes a trigger circuit 6, a clock oscillator 5, a write address counter 15, a read address counter 16, a frequency divider circuit 17, Multiplexer (7a, 7b, 7c), retime memory (2a, 2b), image digitizer (1), image processing device (3), image storage device (4), image amplifier (13), CRT (14), Bearing pulse counter 9, scan converter 10, last address oscillator 11 and address selector 12.

상기에 기술된 구성수단중 트리거회로(6), 클록 발진기(5), 영상디지타이저(1), 영상처리장치(3), 영상기억장치(4), 영상증폭기(13), CRT(14), 베어링 펄스카운터(9), 스캔변환기(10), 라스트 주소발진기(11) 및 주소선택기(12)는 이미 언급된 종래의 디지탈 레이다에도 적용되는 구성수단으로서 동일한 기능과 작용을 하므로 이에 대한 기술은 아래에서 생략하도록 하겠다.Among the constituent means described above, the trigger circuit 6, the clock oscillator 5, the image digitizer 1, the image processing apparatus 3, the image storage apparatus 4, the image amplifier 13, the CRT 14, The bearing pulse counter 9, the scan converter 10, the last address oscillator 11 and the address selector 12 have the same function and function as the constituent means applied to the conventional digital radar mentioned above. I will omit it from.

본 발명의 기록주소카운터(15)와 판독주소카운터(16)는 상기 클록발진기(5)로부터 각기 기록클록(S7)과 판독클록(S8)이 인가되어 상기 멀티플렉서(7b, 7c)로 지정된 주소신호를 각각 출력한다. 상기 멀티플렉서(7b)는 상기 기록주소카운터(15) 및 판독주소카운터(16)로부터 주소신호를 인가받아 리타임메모리(2a)로 전달하므로서 디지털 영상데이터를 상기 리타임메모리(2a)에 기록하거나 판독하게 된다. 또한, 상기 멀티플렉서(7c)는 상기 기록주소카운터(15) 및 판독주소카운터(16)로부터 주소신호를 인가받아 리타임메모리(2b)로 전달하므로서 디지털 영상데이터를 상기 리타임메모리(2b)에 기록하거나 판독하게 된다. 상기 트리거회로(6)에서 출력된 지연 트리거신호는 상기 분주회로를 거쳐 2분주 된후 리타임메모리(2b)와 멀티플렉서(7a)로 출력된다. 상기와 같이 구성되는 리타임 메모리 전환회로에 있어서, 트리거회로(6)의 트리거신호(S4)가 송신기(도면에 미도시)에 출력되면 상기 송신기는 송신펄스를 발하게 된다. 또한, 상기 트리거회로(6)는 상기 송신펄스의 지연시간 및 수신신호 시간을 보상하기 위한 지연 트리거신호를 상기 분주회로(17)에 출력하고 상기 분주회로(17)는 2분주된 신호를 리타임메모리(2b)와 멀티플렉서(7a)에 인가한다. 한편, 클록발진기(5)에서 출력되는 기록클록신호(S7)와 판독클록신호(S8)는 각각 기록주소카운터(15)와 판독주소카운터(16)로 인가되고 상기 기록주소카운터(15) 및 판독주소카운터(16)는 각기 기록주소와 판독주소를 멀티플렉서(7b, 7c)에 출력한다. 상기 멀티플렉서(7b, 7c)는 입력된 기록 및 판독주소중 선택된 주소를 2개의 리타임메모리(2a, 2b)에 지정하므로서 상기 2개의 리타임메모리(2a, 2b)가 상호 기록과 판독을 전환하여 종래와 같이 반드시 판독을 위해서 일정한 시간을 기다릴 필요가 없게 되어 동시에 스캔변환을 할수 있게된다. 따라서, 리타임메모리중 판독상태에 있는 데이터는 멀티플렉서를 거쳐 영상처리장치와 영상증폭기를 통해 CRT상에 표시되도록 연결되고 베어링 펄스 카운터에서 스캔변환기를 거쳐 라스터 주소발진기에 의해 지정되는 주소선택기를 통해 상기 영상기억장치의 주소를 지정하게 된다.In the write address counter 15 and the read address counter 16 of the present invention, the write clock S7 and the read clock S8 are applied from the clock oscillator 5 to the address signals designated to the multiplexers 7b and 7c. Output each of them. The multiplexer 7b receives address signals from the write address counter 15 and the read address counter 16 and transfers them to the retime memory 2a, thereby recording or reading the digital image data into the retime memory 2a. Done. In addition, the multiplexer 7c receives the address signals from the write address counter 15 and the read address counter 16 and transfers them to the retime memory 2b, thereby recording digital image data in the retime memory 2b. Or read. The delay trigger signal output from the trigger circuit 6 is divided into two through the division circuit and then output to the retime memory 2b and the multiplexer 7a. In the re-time memory switching circuit configured as described above, when the trigger signal S4 of the trigger circuit 6 is output to a transmitter (not shown), the transmitter emits a transmission pulse. In addition, the trigger circuit 6 outputs a delay trigger signal for compensating the delay time and the reception signal time of the transmission pulse to the frequency divider circuit 17, and the frequency divider circuit 17 retimes the divided signal. The memory 2b is applied to the multiplexer 7a. On the other hand, the write clock signal S7 and the read clock signal S8 output from the clock oscillator 5 are applied to the write address counter 15 and the read address counter 16, respectively, and the write address counter 15 and the read address counter 15 are read. The address counter 16 outputs the write address and read address to the multiplexers 7b and 7c, respectively. The multiplexers 7b and 7c designate the selected addresses of the input write and read addresses to the two retime memories 2a and 2b, so that the two retime memories 2a and 2b switch between mutual writing and reading. As in the prior art, it is not necessary to wait for a certain time for reading, and thus scan conversion can be performed at the same time. Therefore, the data in the readout state of the retime memory is connected to the CRT through an image processing device and an image amplifier via a multiplexer and through an address selector designated by a raster address oscillator via a scan converter at a bearing pulse counter. The address of the image storage device is specified.

이와같은, 본 발명은 수신시간(T1)과 스캔 변환시간(T2)을 중복시키므로서 송신펄스의 주파수에 제약을 받지 않게 되어 펄스반복주파수(PRF)의 효율을 향상 시킬수 있게 된 것이다.As described above, the present invention is not limited to the frequency of the transmission pulse by overlapping the reception time T1 and the scan conversion time T2, thereby improving the efficiency of the pulse repetition frequency PRF.

Claims

A digital radar composed of an image digitizer 1, a trigger circuit 6, a clock oscillator 5, an image processing apparatus 3, and an image storage apparatus 4, which are output from the image digitizer 1; A plurality of retime memories 2a and 2b capable of simultaneously writing and reading data by alternately recording and reading digital image data; A plurality of first multiplexers (7b, 7c) connected and connected to each of the retime memories (2a, 2b) for setting write and read addresses in the retime memories (2a, 2b); A second multiplexer (7a) for transmitting a selected signal among the data signals read out from the plurality of retime memories (2a, 2b) to the image processing apparatus (3); A recording address counter 15 for applying a recording address signal to each of the first multiplexers 7b and 7c; A read address counter 16 for applying a read address signal to each of the first multiplexers 7b and 7c; And a divider circuit 17 for dividing the delay trigger signal of the trigger circuit 6 into the retime memory 2b and the second multiplexer 7a. Switching circuit.