KR0124610B1 - 디지탈 브이씨알(dvcr)의 신호복원장치 - Google Patents

Abstract

본 발명은 DVCR의 신호복원장치에 관한 것으로, 종래의 경우 데이타 레이트와 같은 클럭으로 데이타를 판별함으로써 데이타폭의 변화 및 노이즈에 의해 오검출될 가능성이 있던점을 감안하여 본 발명은 아날로그 입력신호를 이진화하는 비교기, 상기 비교기의 출력에서 에지를 검출한 신호에 PLL을 걸어 클럭을 복원하는 제1PLL부, 상기 제1PLL부에 의해 얻어진 클럭으로 상기 비교기의 출력신호를 최종출력으로 내보내도록 되는 DVCR의 신호검출장치에 상기 제1PLL부의 출력을 N 체배하는 체배부, 상기 체배부의 출력에 PLL을 걸어 클럭을 복원하는 제2PLL부, 상기 비교기의 출력데이타가 상기 제2PLL부의 복원된 클럭에 따라 래치된 신호를 병렬신호로 변환하는 직병렬 변환부, 상기 직병렬 변환부로부터 입력된 데이타중 가능성이 큰쪽을 선택하는 데이타 판별부등을 더 구비하여 N개의 샘플치로 데이타를 검출함으로써 오검출의 가능성을 줄이고 노이즈에 의한 오검출을 줄일 수 있도록 한 것이다. 또한 본 발명의 원리는 DVCR을 포함한 자기기록시스템을 포함하여 다른 모든 신호검출장치에 적용될 수 있다.

Description

디지탈 브이씨알(DVCR)의 신호복원장치

제 1 도는 일반적인 기록재생시스템의 기본 구성도.

제 2 도는 일반적인 기록재생시스템에서의 기록 데이타와 재생신호 파형도.

제 3 도는 종래의 적분검출방식에 따른 데이타 복원장치의 블럭 구성도.

제 4 도 및 제 5 도(a)-(d)는 제 3 도 각부의 파형도.

제 6 도는 본 발명에 따른 DVCR의 신호복원장치의 블럭 구성도.

제 7 도는 본 발명의 직병렬 변환부의 회로도.

제 8 도는 본 발명의 데이타 판별부의 회로도.

제 9 도(가)-(사)는 본 발명의 직병렬 변환부와 데이타 판별부의 각부 동작 파형도.

제 10 도(a)-(d)는 신호왜곡에 의한 데이타 검출시 오검출이 일어나는 과정을 나타낸 파형도.

제 11 도(a)-(d)는 신호왜곡에 의한 데이타 검출시 본 발명에 따라 오검출이 방지되는 과정을 나타낸 파형도.

제 12 도(a)-(g)는 노이즈에 의한 오검출을 최소화하는 과정을 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 에지검출부 12 : PLL부

13 : 체배부 14 : PLL부

15 : 위상쉬프트기 16 : 위상쉬프트기

17 : 위상쉬프트기 18 : 직병렬 변환부

19 : 데이타 판별부 CPMP11 : 비교기

DFF11-DFF18 : D 플립플롭

본 발명은 DVCR의 신호복원장치에 관한 것으로서,더욱 상세하게는 디지탈 기록신호의 재생시 데이타폭(Data Duration)변화에 따라 발생하는 데이타 오검출과 노이즈에 의한 오검출을 최소화하도록 한 DVCR의 신호복원장치에 관한 것이다.

일반적으로 테이프에 기록되는 디지탈신호는 재생시에 마그네틱 채널의 비선형성 때문에 신호간의 간섭 및 피크 쉬프트(Peak Shift)등의 왜곡현상이 발생한다. 또한, 헤드와 테이프간의 간격이 변동으로 재생신호의 레벨의 변화가 발생하며, 이 재생신호의 레벨변동은 검출시에 데이타 폭의 변화로 인해 오검출을 유도하며, 더 심한 경우 데이타의 누락을 야기한다.

그리고 노이즈의 영향으로 인해 데이타를 클럭과 일치시키는 경우에 오검출을 유발할 가능성도 있다.

제 1 도는 기록, 재생증폭기(REC AMP), (PB AMP), 기록, 재생헤드(REC Head), (PB Head), 등화기(1)등으로 구성되는 일반적인 기록재생시스템의 기본구조를 도시한 것이며, 제 2 도는 이러한 시스템에서 얻어지는 파형의 예를 나타낸 것으로, 이 파형에서처럼 단파장에 의한 연속펄스간에 간섭이 발생하여 진폭저하, 피크 쉬프트등의 왜곡특성이 나타난다.

이러한 신호는 사실상 등화기(1)에 의해 보상되지만 보상정도에 한계가 있기 때문에 신호를 검출할 경우 오검출의 가능성을 지닌다.

그리고 제 3 도는 적분검출방식에 따른 데이타 복원장치의 일구성도를 도시한 것으로, 종래의 검출방식을 살펴보면 다음과 같다.

테이프로부터 재생헤드(PB Head)를 통해 재생되는 신호는 제 1 도에서와 같이 등화기(1)를 통해 보상되며, 보상된 등화기(1)의 출력은 비교기(COMP1)에 입력되어 설정된 기준전압(Vrefl)과 비교되어 비교결과에 의해 입력된 아날로그 신호가 디지탈 신호로 이진화된다.

이때, 입력 아날로그 신호레벨이 기준전압(Vrefl) 보다 클 경우 상기 비교기(COMP1)의 출력이 하이가 되고 작을 경우 로우가 되어 비교기(COMP1)의 출력이 이진화된다. 그리고 상기 비교기(COMP1)의 출력은 D 플립플롭(DFF1)의 입력단자(D)로 입력됨과 동시에 에지검출부(2)로 입력되어 에지가 검출되어 클럭성분을 갖은 후 PLL(Phase Locked Loop)부(3)로 입력되어 클럭으로 복원된 후 위상 쉬프터기(4)를 통하여 D 플립플롭(DFF1)의 클럭으로 입력되며, 이 클럭에 따라 상기 D 플립플롭(DFF1)이 데이타를 출력하게 된다.

한편, 고밀도 기록시는 신호간 간섭이 심하여 신호에 상당한 왜곡을 일으키며, 이러한 왜곡현상에 의해 검출된 데이타 폭은 원래 기록된 데이타 폭과 다르게 되어 클럭을 일치시킬 때 오검출을 유발할 가능성이 매우 크며, 제 4 도는 제 3 도에 따른 이러한 현상을 보인 예이다.

제 4 도에서 (a)는 기록 데이타 파형을 나타낸 것이고, (b)는 비교기(COMP1)의 출력을 나타낸 것이다. 그리고 (c)는 PLL부(3)에 의해 복원된 클럭을 나타내고, (d)는 최종출력을 나타낸다.

여기서, 제 4 도의 (b)에서의 비교기(COMP1)의 출력 데이타 폭이 (a)의 기록데이타 폭과 다름을 알 수 있으며, (d)는 최종출력을 보면 기록 데이타와 현저히 다름을 알 수 있다. 그리고 이러한 데이타는 클럭과 일치시킬 때 에러를 유발하게 된다.

그리고 제 5 도는 기록 데이타를 클럭과 일치시킬 때 상기 비교기(COMP1) 출력신호에 노이즈가 탄 경우를 나타낸 것이며, 제 5 도(a)는 기록 데이타 파형이고, (b)는 비교기(COMP1)의 출력신호에 노이즈가 탄 경우를 보여준다. 그리고 제 5 도(c)는 PLL부(3)에 의해 복원된 클럭을 나타낸 것이고, (d)는 최종출력데이타를 나타낸 것이다.

상기 제 5 도에서 보듯이 노이즈가 탄 부분이 클럭과 일치될 때 1'의 값이 '0으로 판별됨을 알 수 있다.

상기에서와 같이 종래의 검출방법은 데이타 레이트(Rate)와 같은 클럭으로 데이타를 1 또는 0으로 판별하며 이에 따라 데이타 폭의 변화 및 노이즈에 의해 오검출을 유발할 수 있는 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 데이타를 하나의 샘플치로써 검출하는 것이 아니라 일정수의 샘플치를 이용하여 데이타를 검출함으로써 데이타 오검출의 가능성을 최소화하도록 함과 동시에 노이즈에 의한 데이타의 오검출 가능성을 줄일 수 있도록 한 DVCR의 신호복원장치를 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명의 특징은 재생헤드에 의해 재생된 재생신호의 등화기출력인 아날로그 입력신호를 설정되어 있는 기준전압과 비교하여 디지탈신호로 이진화하는 비교기와, 상기 비교기의 출력에서 에지를 검출한 신호에 PLL을 걸어 클럭을 복원하는 제1PLL부와, 상기 제1PLL부에 의해 얻어진 클럭으로 상기 비교기의 출력신호를 최종출력으로 내보내도록 되는 DVCR의 신호검출장치에 있어서, 상기 제1PLL부의 출력을 N 체배하는 체배부와, 상기 체배부의 출력에 PLL을 걸어 클럭을 복원하는 제2PLL부와, 상기 비교기의 출력데이타가 상기 제2PLL부의 복원된 클럭에 따라 래치된 직렬신호를 병렬신호로 변환하는 직병렬 변환부와, 상기 직병렬 변환부로부터 입력되는 병렬데이타중 가능성이 많은 쪽을 선택하여 출력하는 데이타 판별부와, 상기 제1PLL부의 클럭에 따라 상기 데이타 판별부의 출력데이타를 최종 출력으로 래치하는 래치부로 구성되는 DVCR의 신호복원장치에 있다.

이하, 본 발명의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.

제 6 도는 본 발명에 따른 DVCR의 신호복원장치의 구성 블럭도를 도시한 것으로, 비반전 입력단(+)으로 입력되는 등화기 출력 아날로그 입력신호를 반전 입력단(-)에 설정된 기준전압(Vref11)과 비교하여 디지탈 이진신호로 출력하는 비교기(COMP11)와, 상기 비교기(COMP11)의 출력으로부터 에지를 검출하여 클럭성분을 갖는 신호를 얻는 에지검출부(11)와, 상기 에지검출부(11)의 출력을 입력으로 받아 클럭을 복원하는 PLL부(12)와, 상기 PLL부(12)에 의해 복원된 클럭을 N체배하는 체배부(13)와, 상기 체배부(13)의 출력으로부터 클럭을 복원하는 PLL부(14)와, 상기 PLL부(12), (14)의 출력을 위상쉬프트시키는 위상 위상 쉬프트기(15-17)와, 상기 PLL부(14)를 통해 복원된 클럭에 따라 상기 비교기(COMP1)의 출력신호를 래치하는 D 플립플롭(DFF11)과, 상기 PLL부(12), (14)에 의해 복원된 클럭에 따라 상기 D 플립플롭(DFF11)의 직렬출력 데이타를 병렬 데이타로 변환하는 직병렬 변환부(18)와, 상기 직병렬 변환부(18)의 병렬 출력 데이타에서 가장 가능성이 높은 값을 선택하는 데이타 판별부(19)와, 상기 PLL부(12)에 의해 복원된 클럭이 상기 위상 쉬프터기(17)를 통해 클럭으로 입력됨에 따라 상기 데이타 판별부(19)의 출력 데이타를 래치하는 D 플립플롭(DFF12)으로 구성된다.

그리고 상기 PLL부(12), (14)는 위상 검출기, 루프 필터, 전압제어발진기(VCO)로 구성되는 일반적인 것이다.

상기 직병렬 변환부(18)는 제 7 도에 도시한 바와 같이 상기 PLL부(14)에 의해 복원된 클럭에 의해 상기 D 플립플롭(DFF11)의 출력 데이타를 순차적으로 래치하는 D 플립플롭(DFF13-DFF15)과, 상기 D 플립플롭(DFF11)의 최초 출력 데이타가 상기 D 플립플롭(DFF15)에 도달시 상기 PLL부(12)에 의해 복원된 클럭에 의해 상기 D 플립플롭(DFF13-DFF15)의 출력을 각각 래치하는 D 플립플롭(DFF16-DFF18)과, 상기 D 플립플롭(DFF16-DFF18)의 클럭 입력단에 위치되어 상기 PLL부(12)의 출력 클럭을 딜레이시켜 상기 D 플립플롭(DFF13-DFF15)의 출력 데이타를 상기 D 플립플롭(DFF16-DFF18)에 정확히 래치되도록 하는 딜레이부(18a)로 구성된다.

여기서, 상기 D 플립플롭(DFF13-DFF15) 및 D 플립플롭(DFF16-DFF18)은 설명을 간단히 하기 위해 각각 3개씩으로 제한한 것이며, 이는 상기 체배부(13)와 체배수와 동일수로 구성된다.

그리고 상기 데이타 판별부(19)는 제 8 도에 도시한 바와 같이 상기 직병렬 변환부(18)의 각각 2개의 출력(x,y), (x,z), (y,z)을 논리곱하는 앤드 게이트(AND1-AND3)와, 상기 앤드 게이트(AND1-AND3)의 출력을 논리합하는 오아 게이트(OR1)로 구성된다.

상기와 같이 구성되는 본 발명에서 재생헤드(PB Head)를 통해 재생된 후 등화기(1)를 통과한 아날로그 신호가 비교기(COMP1)의 비반전 입력단(+)으로 입력되고 설정된 기준전압(Vref11)이 반전 입력단(-)으로 입력되어 비교된다.

이때, 상기 아날로그 입력신호가 기준전압(Vref11) 보다 클 경우 하이로, 작을 경우는 로우로 되어 상기 비교기(COMP11)의 출력이 디지탈 신호로 이진화된다(제 9 도 (가)).

그리고 상기 비교기(COMP11)의 디지탈 출력신호는 에지 검출부(11)에 입력되어 클럭성분을 갖는 신호로 변환된다.

상기 에지 검출부(11)의 출력신호는 PLL부(12)에 입력되어 클럭으로 복원되며(제 9 도(다)), 이 복원된 클럭은 체배부(13)에 입력되어 설정되는 체배수(예: 3체배)에 따라 체배되어 PLL부(14)로 입력되어 다시 클럭으로 복원된다(제 9 도(다)).

그리고 상기 PLL부(14)의 복원된 클럭은 상기 비교기(COMP11)의 출력신호를 D플립플롭(DFF11)을 통해 래치한다. 이때, 래치 타임을 맞추기 위해 위상 쉬프트기(16)를 통한다.

상기 D 플립플롭(DFF11)의 래치된 데이타는 PLL부(12), (14)에 의해 복원된 클럭에 따라 직병렬 변환부(18)에서 병렬 데이타로 변환된다.

이때, 상기 PLL부(14)의 출력 클럭이 D 플립플롭(DFF13-DFF15)에 입력되어 상기 D 플립플롭(DFF11)의 첫번째 출력 데이타가 상기 D 플립플롭(DFF15)에 도달했을 때 상기 PLL부(12)의 클럭에 의해 D 플립플롭(DFF16-DFF18)으로써 상기 D 플립플롭(DFF13-DFF15)의 출력 데이타를 래치한다.

여기서, 상기 D 플립플롭(DFF16-DFF18)의 클럭 앞단에 딜레이부(18a)를 둔 것은 상기 D 플립플롭(DFF13-DFF15)의 출력 데이타가 정확히 상기 D 플립플롭(DFF16-DFF18)에 래치될 수 있도록 타이밍을 맞추기 위한 것이다.

이렇게 함으로써 상기 D 플립플롭(DFF11)의 직렬 출력데이타는 병렬 데이타(x,y,z)로 변환되게 된다(제 9 도(라)-(바)). 이때, 병렬 데이타의 클럭 레이트(Rate)는 상기 PLL부(12)의 출력 클럭 레이트와 동일하다.

한편, 상기 직병렬 변환부(18)의 출력 데이타(x,y,z)는 데이타 판별부(19)에 입력되어 가장 가능성이 높은 쪽이 선택된다.

이는 제 8 도와 같이 상기 직병렬 변환부(18)의 출력(x,y,z) 중의 2개(x,y), (x,z), (y,z)가 각각 앤드 게이트(AND-AND3)에 입력되어 앤드된 후, 앤드된 값이 오차 게이트(OR1)에서 논리합되어 출력되게 된다.

즉, 상기 직병렬 변환부(18)의 출력은 다음의 진리표에 따른다.

이를 예를 들어 설명하면 상기 직병렬 변환부(18)의 출력(x,y,z)값이 각각 101일 경우 상기 앤드 게이트(AND1-AND3)의 출력이 각각 로우, 하이 , 로우가 되어 오아 게이트(OR1)의 출력이 하이가 되어 출력이 하이가 되는 것이다.

즉, 제 9 도(라)-(바)에서 t1 시간 경우 x가 1, y가 0, z가 1이다. 따라서 데이타 판별은 가장 가능성이 큰 것을 선택하므로 상기 데이타 판별부(19)는 1을 선택한다. 여기서, 가장 가능성이 큰 것을 선택한다는 의미는 상기 직병렬 변환부(18)의 출력(x,y,z)의 하이 및 로우 즉, 1과 0중 많은 수를 선택한다는 의미이다. 즉, 상기 101의 경우 1의 갯수가 0의 갯수보다 많으므로 가장 가능성이 큰 것으로 1이 선택되는 것이다.

그리고 상기 PLL부(12)에 의해 복원된 클럭에 따라 상기 데이타 판별부(19)의 출력은 D 플립플롭(DFF12)에 래치되어 출력된다. 이때, 상기 PLL부(12)의 출력은 래치타임을 맞추기 위해 위상 쉬프트기(17)를 통하여 상기 D 플립플롭(DFF12)에 클럭으로 입력된다.

한편, 제 10 도 및 제 11 도는 신호왜곡에 의한 검출시의 데이타 폭 변화에 따라 오검출이 일어나는 과정과 오검출이 방지되는 과정을 각각 나타낸 것이다.

제 10 도(a)는 기록 데이타이고, (b)는 비교기(COMP1)의 출력이며, (b)는 제 3 도의 PLL부(2)에 의해 복원된 클럭이고, (d)는 상기 (c)의 클럭으로서 비교기(COMP1)의 출력 데이타를 래치한 최종출력 데이타이며, 여기서 상기 (d)의 데이타는 기록 데이타를 나타낸 (a)와 다름을 알 수 있다.

그리고 이러한 데이타의 오검출은 본 발명에 의해 해결되며, 제 11 도는 제 6 도의 각부파형을 나타낸 것으로, (a)는 비교기(COMP1)의 출력이고, (b)는 체배부(13)에 의해 일정체배(예: 3체배)된 후 PLL부(14)에 의해 복원된 클럭을 나타낸 것이며, (c)는 상기 PLL부(14)의 클럭으로 비교기(COMP1)의 출력 데이타를 래치한 데이타이다.

여기서 보면 상기 (c) 역시 원래 기록 데이타인 (a)와 다르다. 따라서 이 (c)의 데이타를 직병렬 변환부(8)와 데이타 판별부(19)를 통과시키면 (d)의 데이타를 얻게 된다.

즉, (d)의 데이타는 원래 기록 데이타인 (a)와 동일함을 알 수 있다.

또한, 제 12 도는 노이즈에 의한 오검출을 최소화하는 과정을 나타낸 것으로, (a)는 기록 데이타이고, (b)는 노이즈 영향을 받은 비교기(COMP1)의 출력이며, (c)는 제 3 도의 PLL부(2)에 의해 복원된 클럭이고, (d)는 상기 (c)의 클럭으로 (b)의 데이타를 래치한 출력 데이타이며, (d)의 데이타는 기록 데이타 (a)와 다름을 알 수 있다.

그리고 (e)는 체배부(13)에 의해 체배(예: 3체배)된 후에 제 6 도의 PLL부(14)에 의해 복원된 클럭을 나타낸 것이며, (f)는 상기 (e)의 클럭으로 비교기(COMP1) 출력 데이타인 (b)를 래치한 데이타를 나타낸 것이다.

여기서, 상기 (f) 역시 원래 기록 데이타인 (a)와 다르며, (f)의 데이타를 상기 직병렬 변환부(18)와 데이타 판별부(19)를 통과한 후의 데이타를 (g)에 나타내었으며, 상기 (g)의 데이타는 (a)와 동일하게 복원됨을 알 수 있다.

이상에서 살펴본 바와 같이 본 발명은 데이타 레이트의 N배가 되는 클럭으로 데이타를 샘플하여 N개의 샘플중 가장 가능성이 큰 쪽을 선택함으로써 오검출의 가능성을 줄일 수 있게 되고, 노이즈에 의한 데이타의 오검출을 줄일 수 있게 되는 효과가 있다.

Claims (6)

1. 아날로그 입력신호를 설정되어 있는 기준전압과 비교하여 디지탈신호로 이진화하는 비교기와, 상기 비교기의 출력에서 에지를 검출한 신호에 PLL을 걸어 클럭을 복원하는 제1PLL부와, 상기 제1PLL부에 의해 얻어진 클럭으로 상기 비교기의 출력신호를 최종출력으로 내보내도록 되는 DVCR의 신호검출장치에 있어서, 상기 제1PLL부의 출력을 N 체배하는 체배부와, 상기 체배부의 출력에 PLL을 걸어 클럭을 복원하는 제2PLL부와, 상기 비교기의 출력데이타가 상기 제2PLL부의 복원된 클럭에 따라 래치된 직렬신호를 병렬신호로 변환하는 직병렬 변환부와, 상기 직병렬 변환부로부터 입력되는 병렬데이타중 가능성이 큰쪽을 선택하여 출력하는 데이타 판별부와, 상기 제1PLL부의 클럭에 따라 상기 데이타 판별부의 출력데이타를 최종 출력으로 래치하는 래치부로 구성됨을 특징으로 하는 DVCR의 신호복원장치.
2. 제1항에 있어서, 상기 제1 및 제2PLL부의 출력에는 래치타임을 제공하는 위상쉬프트기가 구성됨을 특징으로 하는 DVCR의 신호복원장치.
3. 제1항에 있어서, 상기 직병렬 변환부는 상기 비교기의 출력 데이타가 상기 제2PLL부의 출력에 따라 래치된 데이타를 상기 제2PLL부에 의해 복원된 클럭에 따라 순차적으로 래치하는 복수개의 제1D 플립플롭과, 상기 비교기의 출력데이타가 상기 제2PLL부의 출력에 따라 래치된 최초의 데이타가 상기 복수개의 제1D 플립플롭의 최종 D 플립플롭에 도달시 상기 제1PLL부에 의해 복원된 클럭에 의해 상기 복수개의 제1D 플립플롭의 출력을 각각 래치하는 복수개의 제2D 플립플롭으로 구성됨을 특징으로 하는 DVCR의 신호복원장치.
4. 제3항에 있어서, 상기 제1 및 제2D 플립플롭을 상기 체배부의 체배수와 동일수로 구성됨을 특징으로 하는 DVCR의 신호복원장치.
5. 제3항에 있어서, 상기 제2D 플립플롭의 클럭전단에 상기 제1D 플립플롭의 출력데이타를 상기 제2D 플립플롭으로 정확히 래치하기 위한 딜레이타임을 제공하는 딜레이부가 구성됨을 특징으로 하는 DVCR의 신호복원장치.
6. 제1항에 있어서 상기 데이타 판별부는 상기 직병렬 변환부의 출력이 각각 2개씩을 논리곱하는 복수개의 앤드 게이트와, 상기 앤드 게이트의 출력을 논리합하는 오아 게이트로 구성됨을 특징으로 하는 DVCR의 신호복원장치.