KR0123061Y1 - 멀티 입출력 메모리장치 - Google Patents

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KR0123061Y1
KR0123061Y1 KR2019910023852U KR910023852U KR0123061Y1 KR 0123061 Y1 KR0123061 Y1 KR 0123061Y1 KR 2019910023852 U KR2019910023852 U KR 2019910023852U KR 910023852 U KR910023852 U KR 910023852U KR 0123061 Y1 KR0123061 Y1 KR 0123061Y1
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민병무
Original Assignee
문정환
엘지반도체주식회사
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    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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Abstract

메모리 제품에 A/DC 및 D/AC를 내장하여 아날로그 신호를 저장 또는 직접 액세스할 수 있으며 입출력 핀의 갯수를 줄이고 노이즈를 해결하기에 적당하도록 한 멀티 입출력 메모리 장치에 관한 것으로, 종래 메모리는 다수의 입출력 핀을 사용하므로 핀의 갯수가 많아지게 되는 결점이 있었으나 본 고안에서는 메모리 제품에 A/DC 및 D/AC를 내장하여 시험도를 향상시켜 상기 결점을 개선시킬 수 있다.

Description

멀티 입출력 메모리 장치
제1도는 종래의 메모리를 나타낸 개략도.
제2도는 본 고안의 A/DC, D/AC가 내장된 멀티 입출력 메모리를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : A/DC 2 : 제1입출력 제어기
3 : 제1로그 신호처리부 4 : 입력 버퍼
5 : 제2입출력 제어기 6 : 출력 버퍼
7 : 디지탈 신호처리부 8 : 제3입출력 제어기
9 : D/AC 10 : 제2아날로그 신호처리부
11,14,16,17 : 인버터 12,13,15,18 : 스위치
19 : 스위치부 IC1: 제1메모리
본 고안은 멀티 입출력 메모리 장치에 관한 것으로 특히 메모리 제품에 A/DC(Analog/.Digital Converter) 및 D/AC를 내장하여 아날로그 신호를 저장 또는 직접 액세스(Access)할 수 있으며 입출력 핀의 갯수를 줄이고 노이즈(Noise Ground Bouncing)를 해결하기에 적당하도록 한 것이다.
종래의 메모리는 제1도와 같이 다수의 입출력 핀(I/O1∼I/O4)을 포함하여 메모리(IC10)로 구성되며 다수의 입출력 핀(I/O1∼I/O4)을 각각 독립적으로 데이타를 제어하면서 사용한다.
그러나 이와 같은 종래의 기술은 다수의 입출력 핀(I/O1∼I/O4)을 사용하므로 핀의 갯수가 많아지게 되는 결점이 있었다.
본 고안은 이와 같은 종래의 결점을 감안하여 안출한 것으로 메모리 제품에 A/DC 및 D/AC를 내장하여 시험도(Testability)를 향상시킨 멀티 입출력 메모리를 제공하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 고안의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도는 본 고안의 A/DC, D/AC가 내장된 멀티 입출력 메모리를 나타낸 회로도로서 테스트 패드(P4)의 신호에 의해 스위칭 작용을 하는 인버터(11,14,16,17), 스위치(12,13,15,18), 저항(R1)으로 된 스위치부(19)와, 상기 스위치부(19)의 스위칭 작용에 의해 제1메모리(IC1)를 통해 구동하는 제1아날로그 신호처리부(3)와 디지탈 신호처리부(7) 및 제2아날로그 신호처리부(10)로 구성되며 상기 제1아날로그 신호처리부(3) A/DC(1), 제1입출력 제어기(2)로 구성되고 디지탈 신호처리부(7)는 입력 버퍼(4), 제2입출력 제어기(5), 출력버퍼(6)로 구성되며 제2아날로그 신호처리부(10)는 제3입출력 제어기(8), D/AC(9)로 구성된다.
이와 같이 구성된 본 발명은 테스트 패드(P4)에 전압을 인가하지 않을 경우 스위치부(19)의 스위치(12)(18)는 오프되고 스위치(13)(15)는 온되어 디지탈 신호처리부(7)의 입력 버퍼(4)에서 패드(P4)를 통해 디지탈 신호를 받아 제1메모리(IC1)를 구동시켜 제1메모리(IC2)의 신호를 출력버퍼(6)에서 받음으로 정상적인 메모리 디바이스로 동작하며 제2입출력 제어기(5)는 상기 입력버퍼(4)와 출력버퍼(6)를 제어한다.
또한, 상기에 반해서 테스트 패드(P4)로 전압을 인가하면 스위치부(19)의 스위치(13)(15)는 오프되고 스위치(12)(18)는 온되어 제1아날로그 신호처리부(3)는 아날로그 입력패드(P1)로부터 신호를 받아 제1입출력 제어기(2)에 따라 A/DC(1)가 구동하여 제1메모리(IC1)를 구동시켜 제2아날로그 신호처리부(10)에서 상기 제1메모리(IC1)의 신호를 받아 제3입출력 제어기(8)에 따라 D/AC(9)를 통한 아날로그신호를 아날로그 출력 패드(P3)로 전달한다. 상기에 설명한 바와 같이 제1, 제2아날로그 신호처리부(3,10)와 디지탈 신호처리부(7)는 각각 제1, 제3 제2입출력 제어기(2,8,5)에 의해서 제어된다.
이상에서 설명한 바와 같이 본 고안은 메모리칩에 A/DC(1), D/AC(9)를 내장시켜 다수의 입출력 핀을 대체하도록 하므로서 아날로그 신호를 읽고 쓸 수 있으며 그라운드 바운싱에 의한 노이즈를 방지할 수 있고 데이타 패턴감도 체크 기능이 향상되는 효과가 있는 것이다.

Claims (4)

  1. 제1입력신호에 의해 테스트 모드를 결정하는 스위치부, 상기 스위치부의 제어에 따라 제2입력신호를 받아 제1메모리를 구동하여 정상적인 메모리 디바이스로 구동하고 출력신호를 받는 디지탈 신호처리부, 상기 스위치부의 제어신호에 따라 제3입력신호를 받아 상기 신호를 디지탈신호로 처리하고 출력신호로 제1메모리를 동작시키는 제1아날로그 신호처리부와, 상기 제1메모리 출력신호를 디지탈 신호로 변환하여 출력하는 제2아날로그 신호처리부를 한칩에 구비하여 이루어진 멀티 입출력 메모리 장치.
  2. 제1항에 있어서, 상기 제1, 제2아날로그, 디지탈 신호처리부는 입출력 제어기에 의해서 제어되는 것을 특징으로 하는 멀티 입출력 메모리 장치.
  3. 제1항에 있어서, 상기 제1, 제2아날로그 신호처리부는 입력 아날로그/디지탈 신호변환기를 그리고, 출력단에는 디지탈/아날로그 신호변환기를 포함하도록 하는 것을 특징으로 하는 멀티 입출력 메모리 장치.
  4. 제1항에 있어서, 상기 제2입력신호는 디지탈 신호로, 상기 제2입력신호는 아날로그 신호로 하는 것을 특징으로 하는 멀티 입출력 메모리 장치.
KR2019910023852U 1991-12-24 1991-12-24 멀티 입출력 메모리장치 KR0123061Y1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465875B1 (ko) * 2002-06-07 2005-01-13 삼성전자주식회사 내장 메모리 소자들의 패드 연결구조

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